Da settimane scriviamo di elio, di gallio, di SF6 e di alluminio come vulnerabilità strutturali della supply chain dei semiconduttori. L'articolo su Terafab dell'altro ieri ha completato la mappa dal lato foundry e geopolitico. Manca un tassello: il packaging avanzato. È il punto in cui i chip diventano hardware reale, dove la memoria HBM incontra la logica GPU, dove si decide se un data center AI si accende in tempo o accumula mesi di ritardo. Ed è precisamente lì che la crisi di oggi è più acuta, e meno raccontata
Il collo di bottiglia si è spostato più a valle
Per anni il collo di bottiglia dei chip AI è stato la litografia: chi aveva accesso alle macchine EUV di ASML e ai nodi avanzati di TSMC controllava il mercato. Quel vincolo non è sparito, ma ne è emerso uno nuovo e meno visibile. Il CoWoS — Chip on Wafer on Substrate — è la tecnologia di packaging avanzato 2.5D di TSMC che consente di montare la memoria ad alta larghezza di banda direttamente accanto al chip logico, eliminando il cosiddetto "memory wall". La sua capacità cresce a un tasso annuo composto dell'80%, ma non abbastanza.
Come documenta 36Kr, i clienti principali di TSMC — Nvidia, AMD, Google e i grandi hyperscaler — hanno già bloccato oltre l'85% della capacità CoWoS totale disponibile, lasciando meno del 15% per i produttori di chip AI di secondo livello, le aziende ASIC dedicate e le startup.
Il risultato è che la capacità CoWoS è diventata un collo di bottiglia, anche mentre la produzione di wafer continua a crescere, costringendo gli hyperscaler a valutare attivamente alternative basate su Intel e partner OSAT (Outsourced Semiconductor Assembly and Test, le società specializzate che forniscono servizi di assemblaggio, packaging e collaudo dei chip per conto di progettisti e fabbriche) capaci di assorbire il carico aggiuntivo.
CoWoS: come funziona e perché è insostituibile
Il CoWoS è una tecnica di integrazione eterogenea: diversi die — GPU, CPU, memorie HBM — vengono assemblati su un interposer in silicio, che fa da strato intermedio di connessione ad altissima densità. Secondo PackNode, senza questa tecnologia la fase di packaging è diventata il principale freno all'innovazione per i chip AI ad alte prestazioni, con i fornitori oggi nella stessa posizione in cui si trovavano i produttori di wafer durante la carenza del 2021-2022.
Alla fine del 2025 TSMC ha quasi raddoppiato la sua capacità CoWoS a 75.000 wafer al mese; le proiezioni per il 2026 indicano un target di 130.000 wafer al mese a fine anno. Una crescita straordinaria, ma che non riesce a tenere il passo con la domanda. Secondo CNBC, Nvidia ha riservato la maggior parte della capacità CoWoS-L — la generazione più recente, utilizzata per i GPU Blackwell — costringendo TSMC a esternalizzare alcune fasi del processo a terzisti come ASE e Amkor.
Il problema ha una dimensione geografica che si interseca direttamente con la crisi di Hormuz: secondo StartupHub.ai, Taiwan detiene il 45% della capacità mondiale di packaging avanzato, seguita da Corea del Sud con il 20% e Cina con il 15%. Una concentrazione che, in un contesto di blocco navale e pressione sulle forniture energetiche dell'isola, aggiunge un ulteriore livello di vulnerabilità sistemica.
EMIB e Foveros: Intel come valvola di sfogo
È in questo contesto che l'ingresso di Intel in Terafab acquista un secondo livello di significato, oltre a quello foundry già analizzato ieri. Secondo CNBC, la tecnologia di packaging di punta di Intel si chiama EMIB — Embedded Multi-die Interconnect Bridge — e funziona in modo simile al CoWoS, ma sostituisce il costoso interposer in silicio con piccoli bridge in silicio incorporati direttamente nel substrato del package, solo nei punti dove servono, con un conseguente vantaggio di costo significativo.
Intel ha già iniziato a eseguire il packaging di alcune progettazioni di clienti originariamente destinate al CoWoS di TSMC, registrando un crescente interesse da parte di clienti non tradizionali. Il sito di Rio Rancho, New Mexico, che gestisce sia EMIB che Foveros, sta aumentando la capacità rispettivamente del 30% e del 150%.
L’ultima evoluzione della linea EMIB è EMIB‑T, che integra i through‑silicon via direttamente nel bridge e dovrebbe entrare in produzione nel corso dell’anno. Il CFO di Intel, Dave Zinsner, ha dichiarato in occasione di una conference di Morgan Stanley che Intel Foundry si trova vicina a chiudere accordi dell’ordine di diversi miliardi di dollari annui, destinati in larga parte al packaging avanzato.
Foveros, invece, introduce la dimensione verticale: mentre EMIB collega i chiplet in modo laterale, Foveros li impila direttamente grazie a un array di microbump, consentendo alla memoria di risiedere fisicamente sopra la logica e riducendo al minimo le distanze di interconnessione. Secondo Digitimes Asia, tra gli hyperscaler che stanno esplorando attivamente le alternative Intel al CoWoS figurano Amazon e Google.
Il collegamento con la crisi di Hormuz
Hormuz aggrava il quadro su due fronti che si alimentano a vicenda.
Il primo è energetico. TSMC importa circa i due terzi del suo fabbisogno di LNG dal Medio Oriente, e secondo HeyGoTrade le riserve disponibili sull'isola coprono appena undici giorni di produzione. Se gli stabilimenti di Hsinchu e Tainan dovessero rallentare per mancanza di energia, il problema non sarebbe solo una questione di wafer prodotti in meno: gli impianti CoWoS sono integrati fisicamente negli stessi siti, e si fermerebbero insieme ai primi.
Il secondo fronte riguarda i gas di processo. Ne abbiamo scritto nel dettaglio nell'articolo La stretta dell'elio: Qatar copre circa un terzo della produzione mondiale di elio, indispensabile nella fotolitografia ai nodi avanzati, e Ras Laffan è ancora offline. Meno elio significa meno wafer. Meno wafer significa meno slot di packaging disponibili. I vincoli non si sommano, si moltiplicano.
John VerWey, del Center for Security and Emerging Technology della Georgetown University, ha detto a CNBC quello che molti nel settore pensano, ma che raramente mettono nero su bianco: il packaging può diventare un collo di bottiglia molto in fretta, se i capitali non arrivano in anticipo rispetto alla domanda. È esattamente la dinamica che stiamo osservando in questo momento.
Il cambio di paradigma: dal transistor al package
La vera trasformazione in atto è concettuale. Secondo gli osservatori del mondo dei semiconduttori il collo di bottiglia dell'era AI non è più il numero di transistor che si riesce a collocare su un chip, ma la velocità con cui si riesce a connettere chip diversi in un unico sistema. Il packaging non è più un processo di backend: è diventato il principale driver dell'innovazione nella produzione di semiconduttori.
Per il mercato europeo e italiano dell'elettronica B2B, questo si traduce in una domanda concreta: chi progetta oggi sistemi che incorporano chip AI di fascia alta deve considerare il packaging come una variabile critica nei propri piani di approvvigionamento, non meno dell'accesso ai nodi logici avanzati. I lead time del CoWoS si misurano già in trimestri. Quelli di EMIB, oggi più accessibili, potrebbero rapidamente seguire la stessa traiettoria se la domanda continuasse a crescere ai ritmi attuali.
