Bassi consumi ed elevate prestazioni dinamiche

ANALOG & MIXED SIGNAL –

La nuova famiglia di Adc da 12/14 bit consente un tangibile miglioramento della qualità radio e una soluzione a basso costo nelle comunicazioni wireless, nonché un’immagine di qualità migliore e una accuratezza superiore nelle misure di apparecchiature medicali e nella strumentazione.

National Semiconductor ha ampliato la propria offerta di convertitori analogico-digitali ad alta velocità con l'introduzione di una nuova famiglia che estende le specifiche chiave verso nuovi livelli. Questa nuova famiglia di Adc comprende l'ADC14DS105 che è il primo convertitore doppio a 14 bit da 105 Msps (Mega samples per second) disponibile sul mercato con una banda piena da 1 Ghz e con uscita seriale differenziale a bassa tensione Lvds. Comprende anche l'ADC14C105 a 14-bit, 105 Msps, capace di un intervallo dinamico libero da spurie Sfdr (Spurious-Free Dynamic Range) superiore a 82 dBc e un rapporto segnale-rumore Snr (Signal-to-Noise Ratio) di 72 dBFS con frequenze di ingresso fino a 240 MHz. Questi parametri sono testati in produzione. Il dispositivo consuma solamente 320 mW con una alimentazione di 3,0 V; il che sta a significare che offre la miglior prestazione dinamica tra le soluzioni concorrenti a bassa dissipazione.
Questa famiglia di Adc, ricca di caratteristiche e di elevate prestazioni, è prodotta da National con una avanzata tecnologia di processo e mirata alla risoluzione di problemi sistemistici e alla progettazione di architetture avanzate senza dover sacrificare i consumi di energia. Per l'utente finale il risultato netto può essere un tangibile miglioramento della qualità radio e una soluzione a basso costo nelle comunicazioni wireless, o una immagine di qualità migliore e una accuratezza superiore nelle misure di apparecchiature medicali e nella strumentazione.
Con un amplificatore sample-and-hold e un generatore di tensione di riferimento integrati sul chip, questa famiglia di Adc offre una elevata banda di ingresso di 1 GHz con la capacità di campionare la IF (Intermediate Frequency). Le varie derivate disponibili separate dalla velocità di campionatura possono indirizzare un'ampia serie di applicazioni. Inoltre questa famiglia offre Adc a canale singolo o doppio così come l'opzione di uscite parallele Cmos o seriali Lvds che consentono una partizione efficiente del sistema, il mantenimento dell'integrità del segnale e un facile interfacciamento verso l'Fpga o l'Asic che seguono il convertitore. I dispositivi sono pin compatibili consentendo una facile migrazione da 12 a 14 bit e sono specificati sull'intervallo di temperature tra -40 e +85 °C. I dispositivi a canale singolo sono disponibili in package Llp (Leadless lead frame package) a 32 pin di 5 x 5 mm, mentre i dispositivi a doppio canale sono disponibili in Llp di 9 x 9 mm da 60 pin.

Prestazioni dinamiche e linearità al top

Con una banda passante piena di 1 GHz questi convertitori forniscono le prestazioni dinamiche e la linearità migliori della categoria combinate con una dissipazione ridotta. Questa famiglia, che offre un elevato Sfdr di 80 dB con frequenze di ingresso fino a 300 MHz, pur consumando solamente 320 mW a 3,0V, consente ai sistemi wireless di catturare segnali deboli nella banda di frequenza di interesse anche in presenza di forti segnali interferenti da canali adiacenti. La caratteristica di elevato Snr, superiore a 70 dB fino a frequenze di ingresso di 300 MHz, misurata con i convenzionali quarzi a basso costo come sorgente di clock, consente ai progettisti di sistemi di migliorare i ricevitori delle stazioni base per cellulari offrendo un minore livello di rumore complessivo. Queste prestazioni di banda elevata, insieme alla alta velocità, consentono il campionamento delle frequenze intermedie permettendo di eliminare uno stadio di conversione ed offrendo ai progettisti di sistemi wireless una significativa riduzione dei costi ed una maggiore affidabilità grazie ai consumi più ridotti. Inoltre l'elevata prestazione dinamica consente ai sistemisti di consolidare il percorso di segnale migrando da una architettura wireless a singola portante ad un approccio multi-portante dove un solo Adc digitalizza diverse frequenze. Infine l'elevata banda passante di questa famiglia di prodotti aiuta nel ridurre i vincoli sugli amplificatori di pilotaggio e semplifica il filtraggio lungo il percorso del segnale. Ricevitori per telecomunicazioni ed apparati di test, che vengono utilizzati per l'analisi di segnali a banda larga, possono trarre vantaggio dell'elevata dinamica dimostrata da questa famiglia di prodotti.

Consumi di potenza ottimizzati

A frequenze di ingresso inferiori questa famiglia offre un Snr di 75 dBFS ed un Sfdr di 90 dB, che risulta in un effettivo numero di bit (Enob - Effective Number of Bit) di 12 a 80 Msps, un Snr di 74,5 dBFS, Sfdr di 90 dB, e un Enob di 11,9 bit a 105 MS/s. Con riferimento alle caratteristiche DC, l'Adc mostra un errore di offset di ingresso di +/- 1 mV, un errore di guadagno di +/- 0,5%FS, ed un errore di linearità differenziale di +/- 0,5 LSB, e una non-linearità integrale di +/- 1,5 LSB. I consumi di potenza dell'Adc sono ottimizzati dalla tecnica di progettazione avanzata di National e dipendono dalla frequenza operativa del clock pur mantenendo una eccellente prestazione dinamica. Il pin di uscita del clock (Drdy - data ready), il cui fronte di salita è collocato nel centro del diagramma ad occhio del dato di uscita, rende facile al sistemista la cattura del dato di uscita parallelo Cmos. Anche la capacità di pilotaggio extra di 2 mA del pin Vcom (+1.5 V) può essere usato direttamente per polarizzare l'ingresso analogico di modo comune dell'amplificatore esterno o del trasformatore usato per convertire il segnale mono-polare in differenziale senza nessun buffer aggiuntivo. Le elevate prestazioni e le ricche funzionalità di questi Adc permettono a diversi progettisti di realizzare sistemi ad alte prestazioni, con bassi consumi e a basso costo.
Gli Adc a doppio canale offrono un accoppiamento delle caratteristiche tra i migliori della categoria. Il clock Cmos di ingresso del doppio Adc viene inviato nel centro del chip, passato attraverso un solo livello di buffer ed inviato ad entrambi gli ingressi di clock dei due canali dell'Adc necessitando solamente di 4 porte Cmos. Insieme ad una partizione interna precisa e ad un instradamento delle alimentazioni questo Adc doppio raggiunge un disallineamento da canale a canale di meno di 30 fs (femtosecondi) così come un errore di ritardo da canale a canale minore di 50 ps (picosecondi). Questo Adc doppio offre inoltre la minore differenza dell'errore di guadagno del +/- 0,2% FS, dell'offset di +/- 1 mV, e un cross talk tra i canali superiore a -95 dB.

Il trasferimento dei dati sull'uscita seriale Lvds

Come soluzione di interfaccia a basso Emi l'Lvds è uno standard per interfacciare i convertitori ad alta velocità grazie al fatto che fornisce una velocità di I/O superiore, ma con minori emissioni di un buffer Cmos, riducendo contemporaneamente il numero di piste di segnale. Esistono due diversi modi di trasferimento dei dati sull'uscita seriale Lvds dell'Adc. Uno è la modalità “single-lane” e l'altra è la modalità “dual-lane” che ha lo scopo di ridurre la velocità dei dati della metà. La modalità single-lane può essere usata nell'intervallo da 25 a 65 Msps che corrisponde ad una velocità dei dati da 350 Mbps a 910 Mbps. La velocità dei dati in modalità dual-lane è esattamente la metà di quella appena vista grazie al raddoppio del numero di pin di uscita Lvds. Quindi in modalità dual-lane sono possibili velocità di conversione da 50 a 105 MS/s.
Le temporizzazione della modalità single-lane seguono le specifiche dello standard Lvds. Il clock di quadro ha la stessa frequenza del clock di campionatura e Outclk è sfasato di 90° dal clock di quadro che è allineato con i dati seriali SD1 ed SD0. La modalità dual-lane offre potenzialmente una soluzione meno costosa poiché, rispetto alla modalità single-lane, usa una frequenza metà di quella del clock di quadro così come per l'Outclk. Anche la velocità dei dati è la metà così che il numero di bit in un ciclo è sempre la stessa. Per semplificare la cattura dei dati al de-serializzatore vengono supportati, e si possono scegliere, due diversi schemi di cattura dei dati: la modalità offset e quella word-aligned. Nella Fig. 2 viene mostrata la modalità di default per i due canali, SD0/SD1, che è lo schema word-aligned. In modalità offset i dati su SD0 sono ritardati di mezza parola rispetto ai dati su SD1. Il maggiore vantaggio risiede nel fatto che la scheda e i de-serializzatore possono essere di più facile realizzazione grazie alla riduzione a metà della velocità dei dati. L'opzione dual-lane può ridurre gli sforzi di progettazione nel trasferimento dei dati ad alta velocità.
Al fine di supportare il processo di debug dell'interfaccia Lvds il doppio Adc supporta alcune sequenze di test fisse oppure definite dall'utente. Inoltre molte della funzionalità dell'Adc doppio possono essere impostate collegando i pin di controllo individuali alla alimentazione o a massa oppure programmando il dispositivo usando l'opzione dell'interfaccia Spi (Serial peripheral interface).
Per mostrare in maggiore dettaglio come funziona la seriale Lvds, nella Fig. 3 viene mostrato il diagramma ad occhio. Questa immagine è stata presa ad 80 MS/s ovvero a 1,12Gbps e comprende tutte le componenti del jitter quali quello casuale, quello deterministico e quello dipendente dai dati. Devono essere tutti presi in considerazione per ottenere la finestra di campionamento. In questa figura l'Adc utilizzato fornisce un margine sulla finestra del 90%.

IDCW = 80 MS/s x 14-bit = 1,12Gbps = 1bit/892,9 ps
IDCW = 100 x (1 - Tj/IDCW) = 100 x (1 - 85 ps/892,9 ps) = 90,5%

Dove IDCW è la finestra ideale di cattura del dato e ADCW è quella reale.

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