Una ricetta di successo per i 40 nm

LOGICHE PROGRAMMABILI –

Gli Fpga Stratix IV e gli Asic HardCopy IV traggono enormi benefici dalla miniaturizzazione tecnologica dei 40 nm raggiunta grazie alla collaborazione tra Altera e Tsmc e a un avanzato processo tecnologico.

Qual è la ricetta per dare vita ai primi Fpga e ai primi Asic "risk free" da 40 nm? È un vecchio segreto di famiglia, raffinato e sviluppato in partnership tra la migliore fonderia mondiale e la società più innovativa del settore Fpga. Il progetto ha richiesto tre anni di lavoro e ha impegnato 11 team di entrambe le società, con un lavoro di sviluppo svolto in due continenti. Chi sono gli chef che hanno ideato la ricetta? Altera e Tsmc (Taiwan Semiconductor Manufacturing Company). Gli Fpga Altera Stratix IV e gli Asic HardCopy IV traggono enormi benefici dalla miniaturizzazione tecnologica dei 40 nm. L'incremento di densità, garantito dalle celle Sram e dalle strutture logiche di dimensioni più contenute, permette agli Fpga di superare il mezzo milione di elementi logici equivalenti e di integrare fino a 48 transceiver ad alta velocità. Gli Fpga Stratix IV senza transceiver integrati possono raggiungere addirittura i 680K LE; gli Asic HardCopy IV Altera toccano invece i 13 M di gate.

Le difficoltà dei 40 nm

Il principale problema delle strutture logiche realizzate su geometrie sub-micron deriva dagli effetti peculiari del passaggio della luce nei piccoli fori delle maschere. Per ottenere elementi più piccoli sarà necessario utilizzare lunghezze d'onda più contenute, cioè nello spettro dell'ultravioletto estremo. Nel nostro caso la lunghezza d'onda utilizzata è di soli 193 nm. Per ottenere geometrie così ridotte Tsmc sfrutta un processo denominato IL (Immersion (Photo) Lithography). Il processo IL prevede la presenza di una goccia di fluido tra le lenti dei proiettori e il photoresist. Questa goccia di fluido altera l'apertura numerica delle lenti (incrementandola da ~1 a ~1.4), con un miglioramento del 30-40% in termini di risoluzione. L'effetto è simile a quello che si ha guardando un oggetto sottacqua attraverso la lente della maschera o degli occhialini da nuoto: in tal caso gli oggetti appaiono più grossi di circa 1/3 rispetto a quando li si guarda da sopra la superficie dell'acqua.
Il processo IL può garantire un reale beneficio negli gli strati più critici dell'Fpga: esso infatti permette di ottenere oggetti di dimensioni anche inferiori a 40 nm. I 40 nm rappresentano mezzo gradino al di sotto del nodo di processo standard dei 45 nm; il prossimo step completo sarà quello dei 32 nm.
I 40 nm assicurano importanti benefici: un miglioramento di 2.35 X in termini di densità e una diminuzione del 38.5% della lunghezza di gate rispetto ai 65 nm, che diventa l'11% rispetto alla lunghezza di gate di un processo equivalente da 45 nm. Il vantaggio più ovvio legato alle dimensioni più contenute degli elementi riguarda la densità. La nuova geometria ha permesso ad Altera di integrare nei dispositivi un numero superiore di LE, ma c'è dell'altro: il primo vantaggio è l'incremento di prestazioni, favorito inerentemente delle ridotte lunghezze di gate. Passando ai 40 nm, Altera ha ottenuto ulteriori vantaggi prestazionali attraverso l'applicazione di particolari tecniche dette "strained silicon" (implementate in precedenza sugli Fpga Stratix III, ma ulteriormente potenziate con gli Fpga Stratix IV e con gli HardCopy IV). Con questo processo, Altera produce uno strato di transistor Nmos ricavandolo da uno strato di copertura in nitruro di silicio e uno strato intermedio di transistor Pmos attraverso del silicio-germanio incorporato nel source e nel drain. La tecnica strained silicon incrementa la mobilità di elettroni e lacune fino al 30%: le prestazioni dei transistor risultanti vantano un incremento fino al 40%.
I vantaggi ottenuti in termini di prestazioni e densità non sono esenti da penalità. A queste geometrie sub-micrometriche i consumi di potenza rappresentano un problema. Quando si va su processi più avanzati la potenza statica può aumentare drasticamente. La riduzione delle distanze fisiche facilita l'insorgenza di correnti di perdita. Sia le perdite source-drain sia le perdite di gate sono inversamente proporzionali, rispettivamente, alla lunghezza del canale e allo spessore dell'ossido di gate: quando lunghezze e spessori diminuiscono si può assistere a un sostanziale incremento delle perdite. A 40 nm la potenza è l'aspetto più importante: per minimizzarla occorre agire in due direzioni. La perdita source-drain, nota anche come perdita di sub-soglia, è la forma parassita principale. Qui, le correnti fluiscono dal source del transistor al drain, anche quando il gate del transistor è interdetto. Man mano che le dimensioni dei transistor diminuiscono, la prevenzione di queste correnti diventa sempre più difficile. A parità di altri parametri, nei transistor da 40 nm le correnti di perdita source-drain tendono a essere molto superiori a quelle dei transistor di dimensioni maggiori.
La tensione di soglia (Vt) del transistor tende a influenzare la perdita source-drain. La Vt del transistor è la tensione a cui il canale inizia a condurre corrente tra il source e il drain. I piccoli transistor ad alta velocità (quelli necessari per gli Fpga high speed) hanno bisogno di una Vt inferiore per mantenere la velocità con cui il transistor stesso può essere attivato o disattivato, ma questo incrementa le perdite in quanto il canale non viene mai interdetto o saturato completamente. Un ulteriore aspetto è lo spessore di ossido del gate: un ossido più sottile permette di attivare e disattivare il transistor più velocemente, ma comporta anche perdite maggiori tra ossido e substrato. La fonte della perdita di corrente aumenta al diminuire delle geometrie e delle lunghezze di gate.
Per ridurre i consumi Altera ricorre a diverse tecniche implementate a livello di singolo transistor. La variazione più importante al progetto del dispositivo riguarda la riduzione della tensione di core necessaria a 40 nm, la quale è stata portata a 0.9 V partendo dagli 1.1 V dei dispositivi Stratix III. Questo garantisce una riduzione sostanziale nei consumi dinamici e statici ma comporta alcuni compromessi. Ridurre la tensione di core significa ridurre le prestazioni del transistor: a tale proposito è necessario prestare molta attenzione e adottare un bilanciamento corretto tra riduzione dei consumi e prestazioni. Altera ha raggiunto un risparmio di energia del 40% rispetto alla generazione Stratix III, mantenendo però il medesimo livello di prestazioni. I dispostivi Altera HardCopy IV prevedono migliorie similari in termini di progetto dei transistor e tensione di core, con una riduzione dei consumi del 50% rispetto agli Fpga Stratix IV.

Progettare per la producibilità

La priorità più importante nello sviluppo dei dispositivi a 40 nm è la possibilità di produrli in modo affidabile. I 40 nm rappresentano un nodo di processo che comporta nuovi apparati e nuove soluzioni: questo può portare a difettosità elevate e conseguentemente a bassi rendimenti. Per contrastare queste eventualità Altera sfrutta due meccanismi: una nutrita serie di chip di test e una tecnologia brevettata di ridondanza. Nello sviluppo dei nuovi processi Altera ricorre a una serie di chip di test che permettono di prendere in considerazione tutti i parametri prestazionali di un transistor basic, sin dalle prime fasi di sviluppo di un Fpga completo. Questi test chip aiutano Altera a controllare che i suoi modelli di transistor siano corretti, validando sia le nuove tecnologie sia gli elementi circuitali. Il test chip dell'Fpga prende in considerazione la circuiteria degli Fpga della generazione precedente e comprime i blocchi costruttivi base sulla base della nuova geometria di processo, inserendo i livelli metallici aggiuntivi e tutti gli aspetti di back end quali test e packaging. Ciò aiuta a verificare che il processo sia effettivamente producibile. La tecnologia della ridondanza è un ingrediente chiave degli Fpga di Altera da 40 nm: essa rappresenta un metodo particolarmente efficace per migliorare i rendimenti e la fruibilità dei dispositivi. Altera applica questa tecnologia integrando negli Fpga colonne extra, o "ridondanti," di circuiteria. Se una colonna è inficiata da un difetto costruttivo, può essere disattivata, attivando contemporaneamente una colonna ridonante attraverso degli appositi fusibili. Questa tecnologia permette di salvare un die teoricamente compromesso, incrementando così lo yield totale di un wafer di silicio. Prevedere della ridondanza in un processo permette di migliorare fino a otto volte i rendimenti dei dispositivi basati su grossi die. Questo incremento è particolarmente utile nel ciclo di vita iniziale dei processi in quanto consente di ridurre i costi più rapidamente e di incrementare la disponibilità preliminare dei dispositivi. Anche quando i processi maturano e le difettosità diminuiscono, la ridondanza continua a giocare un ruolo fondamentale, in quanto consente ad Altera di raddoppiare i rendimenti nel lungo termine.

Una ricetta unica

Avete letto una ricetta da stelle Michelin? Pensiamo di sì: la famiglia di Fpga Stratix IV Altera rappresenta un importante passo in avanti in termini di densità, consumi e prestazioni. Con un livello pressoché doppio di densità e banda rispetto al concorrente più prossimo e con un consumo pari alla metà, questi prodotti sono decisamente vincenti. Gli Asic HardCopy IV Altera garantiscono al progettista una mole importante di gate logici, mettendo inoltre a disposizione dei potenti transceiver ad alta velocità. Altera ha reso accessibili i benefici dell'immunità ai rischi tipici degli Fpga anche negli sviluppi Asic, consentendo ai clienti di qualificare i propri circuiti - comprensivi di protocolli high speed - su una logica programmabile e di portare tutto su Asic senza sottoporre il progetto a revisioni. Gli "chef" di Altera e Tsmc hanno lavorato duro, dando vita a una fantastica famiglia di Fpga e a una grande linea di Asic, due piatti che si vanno ad aggiungersi a un menu fantastico.

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