I progressi resi possibili dalla legge di Moore hanno consentito la realizzazione di microprocessori e Fpga caratterizzati da una potenza di calcolo impressionante. Il massiccio aumento del numero di transistor ha permesso di integrare su un singolo die più processori, ciascuno dei quali in grado di operare a frequenze che arrivano a 3 GHz. Tutti questi progressi in termini di densità e prestazioni hanno contribuito ad aumentare i problemi che devono affrontare i progettisti che si occupano della potenza fornita a questi carichi.
Per far funzionare in maniera affidabile transistor le cui dimensioni sono di un ordine di grandezza inferiore rispetto a quelle dei transistor utilizzati un decennio fa, i team che si occupano dello sviluppo di microprocessori e Fpga hanno dovuto utilizzare tensioni pari a solo 1V per il core di questi dispositivi. Tensioni di valore superiore potrebbero danneggiare irreparabilmente questi transistor operanti ad alta velocità. Di conseguenza, le tensioni comprese nell'intervallo tra 1,8 e 3 V sono utilizzate solo per dispositivi di I/O specialistici che si interfacciano con memorie e periferiche. Ma la potenza necessaria per i processori utilizzati nei server e per gli Fpga è dell'ordine delle decine di Watt, arrivando a superare 100 W per i dispostivi a più alte prestazioni. La richiesta di corrente al punto di carico o PoL (Point of Load), quindi, inizia ad avvicinarsi a valori di 100 A. Se si utilizzano le tradizionali architetture di conversione di potenza, per soddisfare un'esigenza di questo tipo è necessario ricorrere a componenti di maggiori dimensioni capaci di sopportare sollecitazioni più intense.
L'approccio tradizionale
Nelle architetture tradizionali le problematiche appena descritte possono essere risolte destinando uno spazio maggiore ai convertitori PoL e ai condensatori di disaccoppiamento. Purtroppo, nella maggior parte di questi sistemi avanzati lo spazio a disposizione sulla scheda Pcb tende a ridursi. Un ulteriore problema è rappresentato dal fatto che lo sviluppo di un sistema di conversione di potenza affidabile in grado di resistere alle sollecitazioni provocate da correnti di valore elevato è un compito specialistico che non rientra nelle competenze dei team che progettano le schede Pcb per questi processori e dispositivi logici avanzati. La mancanza di un know-how di questo tipo di impedisce di fatto di realizzare un sistema di alimentazione ottimizzato.
Il progetto di un sistema che deve erogare al punto di carico un'elevata corrente con una bassa tensione è complicato dal fatto che le perdite di conduzione sono proporzionali al quadrato della corrente di uscita (I2out) e le resistenze in continua all'interno dell'induttore, i transistor di potenza e la struttura dei collegamenti forniscono un importante contributo al fenomeno. Inoltre bisogna tenere contro delle perdite di commutazione. Durante le transizioni di commutazione, il commutatore di controllo è caratterizzato da perdite di commutazione proporzionali Iout ×Ein e alla durata della transizione di commutazione. La velocità della transizione di commutazione è parzialmente controllata dalla velocità di spegnimento (turn-off) del transistor di potenza che è limitata dall'induttanza parassita del source tipica dei package dei Mosfet standard. A causa di questa induttanza, il Mosfet può continuare a condurre corrente anche quando la tensione di gate ha raggiunto i 0V a causa della forza controelettromotrice negativa dovuta all'induttanza parassita che porta la tensioni di source a un livello negativo rispetto al gate.
Un approccio differente
Numerose migliorie a livello di Rds(on) dei dispositivi, caratteristiche di commutazione e meccanismi di pilotaggio hanno contribuito ad aumentare il livello di efficienza, portandolo a un certo grado di maturità: in una situazione di questo tipo è difficile ottenere sensibili miglioramenti continuando a sfruttare le tradizionali tecniche di progettazione. Per gestire in maniera adeguata alte correnti e basse tensioni è quindi necessario analizzare i convertitori di tipo buck sotto una diversa prospettiva. Il passaggio a una topologia Sfb (Sepic-fed buck), per esempio, contribuisce a migliorare in maniera sensibile l'efficienza della conversione di potenza e la risposta ai transitori, preservando nel contempo le doti di semplicità e di basso costo dei convertitori buck sincroni. Una topologia di questo tipo permette inoltre di risolvere le problematiche legate alle perdite di conducibilità (date dalla somma delle perdite di conduzione e delle perdite della component resistive - Dcr – dell'induttore) e alle perdite di commutazione, oltre a prevedere più percorsi di erogazione dell'energia per suddividere la corrente di carico e superare così il problema delle perdite legate a I2out R del convertitore. In questo modo è possibile ridurre le perdite di conduzione in misura pari al quadrato della riduzione della corrente.
Suddividere i percorsi di corrente
Un fattore che contribuisce alla diminuzione delle perdite è la riduzione della resistenza in continua degli induttori per i duty cycle più bassi resa possibile sia dall'uso di una topologia a suddivisione sia dalla presenza di tensioni di uscita più basse. I percorsi di corrente multipli, fondamentali per la topologia Sepic-fed buck, permettono di ridurre in misura pari a circa il 50% la sollecitazione di tensione sui componenti. Questa topologia consente quindi l'uso di condensatori e Mosfet a tensione più bassa rispetto a quelli previsti per il progetto di un convertitore buck standard. Poiché i dispositivi a più bassa tensione tendono ad avere una maggiore conducibilità, questa topologia consente l'uso di Mosfet caratterizzati da una Rds(on) inferiore (sempre rispetto a progetti che prevedono convertitori buck), fatto questo che contribuisce a ridurre ulteriormente le perdite di conduzione. L'abbinamento tra una sezione Sepic e una buck consente di assorbire la corrente di ingresso ed erogare la corrente al carico su base continua. Quando la sezione buck è disattivata, la sezione Sepic è attiva e viceversa. I miglioramenti in termini di efifcienza non solo ascrivibili unicamente alla riduzione delle perdite di conduzione. La topologia Sepic-buck permette di superare alcuni problemi collegati alle perdite di commutazione dei convertitori buck standard, come ad esempio il ritardo di spegnimento (turn-off) del gate. Questa topologia assicura uno spegnimento molto rapido grazie al meccanismo intrinseco di estrazione della carica di gate, che contribuisce a neutralizzare la forza contro elettromotrice provocata dall'induttanza parassita del source. A causa delle minori sollecitazioni di corrente e tensioni sui commutatori di potenza, le loro perdite in fase di accensione (turn-on) sono ridotte in maniera significativa.
Commutazione più veloce e componenti passivi più piccoli
I minori livelli di correnti richiesti da questa architettura si traduce nel fatto che gli induttori integrati e l'aumento della tensione di reset determinano un aumento della velocità di risposta da parte dello stadio di potenza. Tali miglioramenti diventano più evidenti alle frequenze di commutazione più elevate, con conseguente incremento della densità di potenza complessiva. I test effettuati da CUI utilizzando questa topologia, denominata Solus Power Topology, evidenziano che, anche ricorrendo ai medesimi dispositivi di commutazione impiegati per un convertitore buck tradizionale, con la configurazione Sepic-fed buck è possibile ridurre le perdite di commutazione in misura superiore al 90%. Un convertitore basato su questa topologia potrebbe operare a frequenze di commutazione più elevate e sfruttare i vantaggi correlati all'uso di componenti passivi di dimensioni più ridotte.
Questa architettura assicura ulteriori vantaggi se utilizzata in progetti che prevedono uscite a bassa tensione a partire da tensioni intermedie di valore più elevato. Nel momento in cui il rapporto di riduzione tra la tensione di ingresso e uscita (M) passa da 0,100 a 0,250, le perdite fatte registrare da questa topologia sono nettamente inferiori rispetto a quelle di un tradizionale convertitore buck in misura pari rispettivamente al 91 e all'88%. Nel caso questo rapporto aumenti arrivando allo 0,660, il guadagno in termini di efficienza è del 70%. La topologia in questione, dunque, è particolarmente adatta per le applicazioni Pol caratterizzate da un ampio rapporto di conversione.
Sovraelengazione
Per ottenere un'elevata efficienza energetica da sistemi a bassa tensione ed elevata corrente è necessario che i processor ie la logica di supporto entrino frequentemente in modalità a basso consumo. Inoltre, devono essere in grado di ripristinare la completa operatività in tempi brevi senza essere soggetti per questo a variazioni di tensione. Si tenga presente che una variazione di tensione pari al 2% può produrre uno shutdown temporaneo: ciò può comportare un'interruzione di un'operazione di ricerca sul Web o di un collegamento VoIP, che si traduce in un potenziale danno economico per il fornitore di servizi. Per questi sistemi a elevata affidabilità, la risposta ai transitori e un'erogazione precisa della potenza sono elementi di fondamentale importanza. Una corrente di valore più basso negli induttori contribuisce al miglioramento della risposta ai transitori. Con una riduzione di circa il 50% della corrente che scorre attraverso gli induttori integrati, rispetto alla corrente di carico in ciascuno stadio, la corrente di carico può aumentare quasi due volte più velocemente rispetto a quanto possibile con un convertitore buck standard. Le variazioni nella tensione applicata consentono alla corrente di diminuire (seguendo un andamento a rampa) a una velocità quattro volte maggiore utilizzando un'architettura Sepic-fed buck invece di una tradizionale architettura buck quando il commutatore viene spento. Lo stadio di potenza, quindi, è intrinsecamente più veloce in entrambe le condizioni. Una migliore risposta ai transitori permette di ridurre numero e dimensioni dei condensatori di disaccoppiamento richiesti sulla scheda Pcb, con conseguente diminuzione degli ingombri sulla stessa.
Il controllo digitale
Una topologia del tipo illustrato permette di gestire in modo efficace molti dei problemi legati alle variazioni di tensioni durante una brusca variazione transitoria del carico e assicura stabilità di funzionamento specialmente nel caso in cui le condizioni cambiano rapidamente. L'abbinamento di questa topologia a un controllore di potenza digitale avanzato è possibile creare un sottosistema di potenza a controllo digitale. Attraverso l'uso di controllori digitali è possibile implementare funzioni di controllo e compensazione più avanzate rispetto a quanto ottenibile con progetti tradizionali basati su circuiti analogici. La possibilità di ottimizzare in maniera semplice e automatica le prestazioni del circuito è un altro vantaggio dei regolatori a commutazione digitali. Storicamente, la compensazione in un regolatore di tensione digitale era implementata in maniera manuale sotto forma di anelli di controllo PID (Proportional, Integral, Differential). Inizialmente questa era impostata attraverso un tool che il progettista utilizzava per immettere tutti i componenti della catena di alimentazione (power train) esterni: a questo punto il tool forniva i valori Pid per la Gui. Il comportamento di ciascuno era controllato dai relativi coefficienti e la loro combinazione determinava la risposta del regolatore di tensione. Anche se migliore rispetto a uno schema analogico, questa metodologia era di tipo statico e più orientata verso le condizioni che si verificavano nel caso peggiore. ll controllo dell'anello Pid digitale di tipo dinamico, dove i coefficienti possono essere programmati in maniera dinamica, permette di configurare e controllare le prestazioni del regolatore di tensione in real time nelle condizioni effettive. In questo caso il funzionamento è più stabile ed è possibile monitorare il comportamento del sistema e regolare le le prestazioni del regolatore di tensione nel corso della vita del prodotto. Uno dei più importanti vantaggi di un'implementazione di tipo digitale e la possibilità di realizzare architetture di controllo flessibili che consentono, ad esempio, il funzionamento in parallelo di più anelli. La topologia Sepic-fed buck richiede un controllore digitale in grado di gestire in modo ottimale i miglioramenti in termini di risposta e di prestazioni complessive. Sul mercato sono già disponibili controllori Pwm di questo tipo, come ad esempio il controllore digitale ZL8800 a due fasi di Intersil che utilizza la tecnologia ChargeMode ed è utilizzato dai convertitori di ultima generazione di CUI. ZL8800 non richiede compensazione e può supportare una combinazione di controllori d'anello single e multi-rate: in questo viene garantita una potenza stabile e una rapida reazione a improvvisi cambiamenti delle condizioni operative. Il compensatore prevede due percorsi paralleli per elaborare la tensione di errore campionata a elevata velocità. Uno di questi, denominato "percorso veloce", campiona più frequentemente la tensione di errore rispetto al "percorso lento". Utilizzando questa innovativa struttura del compensatore, il comando del duty-cycle è retroazionato per determinare l'effetto del percorso veloce e annullare tale effetto nei cicli successivi. Questa strategia permette di localizzare l'effetto di una variazione di tensione all'interno di un numero ridotto di cicli ed evita l'instabilità tipiche di strategie di controllo Pid meno sofisticate ottimizzate per consentire una risposta veloce.
Ottimizzazione nelle tre dimensioni
Anche in presenza di modifiche dell'architettura interna concepiti al fine di realizzare un convertitore PoL compatto ed efficiente, lo spazio resta un elemento critico per gli alimentatori. L'area della scheda Pcb deve essere ridotta al minimo, con conseguente diminuzione dello spazio a disposizione.
Un modulo di potenza deve essere un'unità compatta in grado di ottimizzare l'occupazione di spazio nelle tre dimensioni. L'utilizzo di correnti di valore uguale o superiore a 100A costringe i progettisti a pensare non solo in termini di area, bensì di volume della scheda Pcb. Le aziende cercano di adeguarsi a queste esigenze mettendo a disposizione PoL con differenti fattori di forma, realizzando versioni piatte oppure di altezza maggiore (per minimizzare l'occupazione di area) per ciascun prodotto, al fine di sfruttare ogni millimetro cubo. In verticale lo spazio a disposizione può essere illimitato come pure molto limitato e i costruttori devono essere in grado di soddisfare al meglio queste diverse esigenze.
Considerazioni conclusive
I progressi resi possibili dalla legge di Moore hanno consentito di aumentare in maniera impressionante la potenza di calcolo. La maggiore sensibilità degli odierni processori richiede tensioni di appena 1 V per il core, mentre la richiesta di potenza di prodotti a più elevate prestazioni può superare anche la soglia dei 100 W. Per questa ragione le correnti in gioco sono dell'ordine di 100 A (o anche superiori). Lo spazio sta diventando un elemento sempre più critico e i metodi tradizionali, che prevedono l'uso di componenti di maggiori dimensioni per gestire gli elevati livelli di sollecitazione, non sono più utilizzabili. Per gestire correnti di 100 A sono necessarie innovazione e fantasia creativa. Questo è un anno particolarmente importante per l'industria della potenza e i primi prodotti che implementano le topologie della prossima generazione – come la topologia Sepic-fed buck - stanno iniziando a fare la loro comparsa sul mercato. Grazie a queste topologie è possibile gestire correnti di 60 e anche 90 A in un singolo passo. Il futuro si prospetta quindi molto interessante per tutti coloro impegnati nello sviluppo di queste tecnologie.
