Altera ha annunciato Stratix V, la famiglia di Fpga della prossima generazione realizzata con geometrie da 28 nm formata da dispositivi contraddistinti dalla più estesa ampiezza di banda al momento disponibile. In grado di garantire una capacità di commutazione seriale pari a 1,6 Tbps, gli Fpga Stratix V sfruttano un gran numero di innovazioni tecnologiche e geometrie di processo di 28 nm per ridurre costi e consumi nelle applicazioni di prevedono ampiezze di banda estese. Realizzati mediante il processo HP (High-Performance) da 28 nm messo a punto da TSMC, gli Fpga della famiglia Stratix V mettono a disposizione fino a 1,1 milione di elementi logici, 53 Mbit di memoria embedded e 3680 moltiplicatori 18 x 18, oltre a transceiver integrati operanti a una velocità massima di 28 Gbps. A corredo è inclusa una gamma decisamente ampia di blocchi IP hard per applicazioni specifiche grazie ai quali è possibile incrementare prestazioni e livelli di integrazione senza penalizzazione alcuna per quel che riguarda costi e consumi. La nuova famiglia viene offerta in quattro versioni destinate a una vasta gamma di applicazioni nei mercati delle comunicazioni wireless e cablate, militare, del broadcast, dei sistemi di elaborazione e di memorizzazione, del collaudo e medicale.
Quattro famiglie per ogni diversa esigenza
Le versioni disponibili sono le seguenti:
• Stratix V GT - i soli Fpga al momento disponibili con transceiver integrati a 28 Gbps destinati a sistemi operanti a velocità di 100G e superiori
• Stratix V GX - appositamente ideati per soddisfare i requisiti di una vasta gamma di applicazioni e dotati di transceiver operanti a velocità comprese tra 600 Mbps e 12,5 Gbps
• Stratix V GS - Ottimizzati per applicazioni DSP (Digital Signal Processing) a elevate prestazioni, dispongono anch'essi di transceiver operanti a velocità comprese tra 600 Mbps e 12,5 Gbps
• Stratix V E - Si tratta degli Fpga a più elevata densità ideali per applicazioni quali prototipazione ASIC, emulazione o elaborazione ad alte prestazioni.
Stratix V: ampiezza di banda, innanzitutto
Gli Fpga Stratix V nelle versioni GX e GS dispongono di un massimo di 66 transceiver ad alte prestazioni e bassi consumi operanti a velocità che possono arrivare a 12,5 Gbps. I nuovi Fpga Stratix V supportano e assicurano la conformità con numerosi protocolli 3G, 6G e 10G e con diversi standard elettrici quali 10G/40G/100G, Interlaken e Pci Express (PCIe) Gen. 3, Gen. 2 e Gen.1. I dispositivi garantiscono la diretta interoperabilità con backplane 10G e moduli ottici. I transceiver operanti a 28 Gbps della serie Stratix V GT, progettati per soddisfare la specifica CEI-28G, consumano solamente 200 mW per canale, fattore questo che contribuisce alla drastica riduzione del profilo potenza/ampiezza di banda. Oltre a transceiver a estesa ampiezza di banda, questi Fpga di quinta generazione integrano un'interfaccia di memoria DDR3 a 1.600 Mbps in configurazione 7x72 bit e canali Lvds in grado di operare a velocità di 1,6 Gbps sugli I/O qualunque sia la loro ubicazione. Altera ha apportato parecchie migliorie all'architettura del core degli Fpga Stratix V, tutte finalizzate a garantire un incremento sia di efficienza, in termini di logica e di occupazione di spazio, sia di prestazioni a livello di sistema.
Tra queste si possono annoverare:
• Nuova architettura del modulo ALM (Adaptive Logic Module) - sono stati previsti fino a un massimo di 800K registri aggiuntivi nei dispositivi di maggiori dimensioni al fine di ottimizzare l'efficienza logica. L'architettura di questo modulo è ideale per tutti quei progetti che prevedono un massiccio ricorso a registri e strutture pipeline
• Miglioramento della struttura della memoria embedded che dispone di blocchi M20K - in questo modo è possibile migliorare l'efficienza in termini di ingombri e garantire prestazioni superiori
• Primo blocco Dsp a precisione variabile - garantisce i più elevati livelli di efficienza e prestazioni attraverso percorsi dati (data-path) Dsp a precisione multipla
• Semplicità nelle operazioni di riconfigurazione parziale - consente ai progettisti di riconfigurare sezioni dell'Fpga mentre le altre funzionano nel modo previsto.
