La richiesta di memorie flash di tipo Nand sta esplodendo, alimentata dall’uso sempre maggiore di questi componenti presenti in numerosi mercati, che spaziano da quello consumer all’automotive, fino all’emergente Internet delle Cose. Dall’introduzione della tecnologia Nand da parte di Toshiba nel 1984, il panorama tecnologico e di mercato si è evoluto significativamente. La densità di memorizzazione dei bit è aumentata di oltre 2000 volte grazie alla riduzione delle dimensioni geometriche del nodo tecnologico da 700 a 15 nm e all’introduzione di nuove tecnologie a livello di cella. Questo aumento della densità è stato accompagnato da una corrispondente riduzione significativa del prezzo per Gigabit, che è crollato ad una velocità ancora maggiore, rendendo la tecnologia Nand il supporto di memorizzazione preferito in moltissime applicazioni. Tuttavia, sebbene il prezzo per bit sia diminuito, la migrazione alle tecnologie di ultima generazione e ai processi ultrascalati non è sempre semplice. Una delle sfide chiave da affrontare per chi desidera utilizzare le ultime soluzioni Nand è la necessità di adottare codici di correzione degli errori sempre più potenti. Tale evoluzione sta diventando una corsa ad inseguimento continuo da parte dei controllori dedicati alla gestione delle memoria e alla rilevazione e correzione degli errori. Ad esempio, per una cella a singolo livello (Slc) Nand con dimensioni fino a 43 nm è necessario codice Ecc ad un solo bit di correzione ogni 512 byte. Invece, per il nodo a 24 nm diventano necessari 8 bit ogni 512 byte. Di conseguenza, il passaggio da una tecnologia all’altra può produrre un impatto negativo sulle prestazioni se non si scelgono tecnologie di controllo più avanzate.
Uniformare l’usura
Sebbene esista una tecnologia in grado di produrre celle Nand con dimensioni ancora inferiori, con lo scalare delle dimensioni la resistenza e l’affidabilità dei dispositivi iniziano a contare. Inoltre, sono state sviluppate celle Nand che possono memorizzare più bit: le memorie a singolo livello (Slc) possono immagazzinare 1 bit per cella, le celle Nand multilivello (Mlc) posso immagazzinare 2 bit per cella mentre le celle a tre livelli (Tlc) ospitano 3 bit per cella. Tuttavia, la resistenza ai cicli di scrittura e cancellazione differisce a seconda della tecnologia. Le celle a singolo livello possono durare 60.000 cicli, quelle a due livelli 3.000 cicli, mentre quelle a 3 livelli solo 500 cicli (assumendo lo stesso algoritmo di correzione degli errori per tutte). Dato che i blocchi di memoria posso degradarsi e invecchiare, si assegna un limite superiore al numero di scritture eseguibili in ogni locazione della memoria Nand. Al fine di assicurare un utilizzo equilibrato delle locazioni di memoria, è necessario adottare nel controllore delle Nand anche degli algoritmi di “livellamento dell’usura”. Quando si calcola il tempo di vita di un sistema a partire dall’affidabilità delle memorie Nand è importante ricordare che le funzioni di gestione delle memorie producono più accessi in scrittura ad ogni cella rispetto al numero di bit di dati che vengono salvati. Ciò è dovuto al fatto che le funzioni di gestione possono comprendere lo spostamento dei dati da una locazione all’altra, causando la scrittura di molteplici celle per un singolo bit da immagazzinare. Mentre la scrittura/programmazione delle celle è svolta pagina per pagina, la cancellazione elimina interi blocchi (che consistono di diverse pagine). Per preparare un blocco per la cancellazione, i dati da conservare devono essere prima copiati in altri blocchi. Questo scambio di pagine prima della cancellazione del blocco è chiamato garbage collection o raccolta della spazzatura.
Riduzione dell’onere computazionale del controllore
In molte applicazioni esistenti che impiegano memorie Nand a singolo livello in sistemi industriali, processori per telecomunicazioni e autoveicoli, un codice di correzione degli errori a singolo bit viene gestito nel software di controllo senza un impatto particolare sulle prestazioni. Migrare a memorie allo stato dell’arte che richiedono Ecc a 4, 8 o addirittura 24 bit, implica invece un pesante impatto sul processore, penalizzando le prestazioni. Al fine di evitare tale penalizzazione, i chip di memoria con Ecc integrato sono diventati la soluzione migliore. La tecnologia BENand (Built-in Ecc Nand) di Toshiba offre una soluzione di questo tipo, sottraendo l’onere dell’Ecc dal processore esterno, senza richiedere un controllore hardware aggiuntivo. I componenti BENand si presentano all’esterno con la consolidata interfaccia Nand, che garantisce la compatibilità con le memorie a singolo livello in aspetti quali il set dei comandi, il funzionamento del dispositivo, il package e la configurazione dei pin. Il sistema esterno si occupa invece degli altri aspetti, come la gestione dei blocchi difettosi, il livellamento dell’usura, la mappatura degli indirizzi e la “raccolta della spazzatura” nello stesso modo delle memorie tradizionali. I dispositivi BENand sono disponibili con densità da 1 Gb a 8 Gb, incapsulati in package Tsop-I-48-P e Bga da 63 contatti che sono compatibili con i package dei dispositivi tradizionali. Inoltre è disponibile anche una versione più compatta di dimensioni 6,5 x 8,0 mm con 67 contatti Bga, che consente ai progettisti di soddisfare le stringenti specifiche di ingombro nei nuovi progetti. La compatibilità diretta tra le memorie tradizionali e le BENand permette di sostituire immediatamente le classiche memorie flash sostituendole con dispositivi di ultima generazione. Questo approccio ha consentito agli ingegneri di Toshiba di aiutare i clienti a integrare le BENand sia nei progetti nuovi che in quelli esistenti, offrendo i vantaggi di migrare alla tecnologia di ultima generazione, evitando al contempo i costi elevati associati a una riprogettazione significativa del sistema o all’uso prolungato di tecnologie obsolete.
Eliminare la necessità di un controllore esterno
L’approccio e-MMC porta la migrazione delle funzioni di gestione delle memorie a un livello superiore rispetto alle BENand, grazie all’integrazione in un singolo package di una memoria flash Nand e di un controllore completo. Questi dispositivi rispettano gli standard Jedec e sono tipicamente impiegati in smartphone, tablet, televisioni, ricevitori digitali e anche in computer industriali. I controllori integrati eseguono varie operazioni, tra cui la correzioni degli errori, il livellamento dell’usura e la gestione dei blocchi difettosi per garantire il corretto funzionamento della memoria. Le soluzioni e-MMC sono tipicamente basate su Nand multilivello e combinano la memoria con un controllore. Al fine di aumentare l’affidabilità della memoria quando i dati sono modificati ad alta frequenza, la memoria a due livelli può essere controllata in modalità pseudo singolo livello che emula il funzionamento della Nand a singolo livello memorizzando un solo bit in ogni cella. Questo approccio consente di riscrivere i dati dieci volte più velocemente rispetto alla modalità operativa standard, mantenendo gli stelli livelli di affidabilità. Ciò può risultare utile in applicazioni come i ricevitori digitali, che possono mettere in pausa la trasmissione televisiva, nelle quali i dati vengono riscritti molto frequentemente. Questa modalità deve essere attivata durante l’inizializzazione e successivamente il controllore gestisce la memoria normalmente. Le memorie e-MMC ad alta capacità possono impiegare tecniche di interleaving, in cui le prestazioni possono essere incrementate indirizzando diverse regioni in parallelo. Durante le operazioni di scrittura e cancellazione, il bus della memoria si trova in uno stato di occupato e deve attendere una risposta. Se il controllore integrato può accedere a un altro chip di memoria o a un registro/bus separato, è possibile ottenere un accesso multiplo (in lettura, scrittura e cancellazione). L’interfaccia per i prodotti e-MMC è regolamentata dallo standard Jedec, che assicura l’interoperabilità tra prodotti di fabbricanti diversi. La scheda di interfaccia segue uno standard con un bus dati parallelo a 8/4/1 bit, più alcuni segnali di controllo. Invece, le interfacce dirette per la memoria Nand non sono necessariamente standardizzate e utilizzano un bus dati parallelo da 8 bit affiancato da molti segnali di controllo aggiuntivi. L’ultima versione dello standard Jedec, e-MMC 5.0, definisce una velocità di comunicazione maggiore (HS400) per soddisfare la necessità di prestazioni più elevate. Include inoltre delle procedure di aggiornamento che consentono l’installazione di nuove versioni del firmware del controllore durante il suo impiego sul campo. Infine, una funzione di notifica dello stato di sleep consente una transizione più sicura alle modalità di sleep a basso consumo. Una caratteristica chiave di ogni versione è la retrocompatibilità con prodotti e-MMC che rispettavano versioni precedenti dello standard. Per questo motivo, mentre è possibile ottenere prestazioni più elevate da nuove disposizioni dei pin secondo la v5.0, il nuovo layout è anche retro-compatibile.
Tendenze future
Come tutti i circuiti integrati digitali, anche queste memorie seguono una tendenza verso prestazioni migliori e minore consumo di potenza, in package sempre più densi. Toshiba utilizza il proprio nodo di processo a 15 nm per le sue memorie e-MMC, che in questo modo possono raggiungere tali obiettivi. Un altro importante obiettivo è assicurare l’estensione del tempo di vita del prodotti più vecchi. La tecnologia BENand risponde a questo bisogno consentendo ai progettisti di adottare le tecnologie di ultima generazione senza dover aggiornare il controllore hardware. Si manifesta anche un’altra tendenza di estensione dell’intervallo termico operativo per i prodotti e-MMC. L’intervallo termico operativo standard delle e-MMC per i prodotti consumer si estende da -25 a +85°C. Toshiba ha iniziato così a produrre dispositivi adatti ad applicazioni industriali e veicolari caratterizzati da un intervallo termico esteso da -40° a +85°C. Guardando al futuro ci si attende che gli smartphone di alta gamma e i tablet saranno i primi a passare dal formato attuale alle e-MMC. La tecnologia è evoluta in un nuovo formato, chiamato Universal Flash Storage, che si trova attualmente nella fase iniziale di produzione su larga scala. Con una velocità iniziale di 300 MB/s (2,9 G/s per canale), questi dispositivi sono pensati per il settore dell’elettronica consumer di alto livello. Le specifiche di prossima generazione raggiungeranno velocità di canale di 5,8-11,6 Gb/s e potranno essere utilizzate con soluzioni multi-canale. I dati potranno essere trasmessi sul bus seriale in entrambe le direzioni contemporaneamente (Fig. 4).
