Le applicazioni finali richiedono maggiori prestazioni e più funzioni integrate in un unico dispositivo; questo è reso possibile anche dall’introduzione di tecnologie di processo più avanzate. La legge di Moore comporta un aumento esponenziale della complessità, oltre che delle prestazioni dei circuiti integrati. I processi tecnologici di ultima generazione consentono infatti di integrare grandi quantità di blocchi logici, analogici e blocchi di memoria di grandi dimensioni all’interno di circuiti integrati molto complessi. I sistemi elettronici, in particolare quelli in ambito consumer, wireless, telematica automotive, dotati di funzionalità multimediali ricche, richiedono la messa a punto di algoritmi e software molto complessi. La maggiore presenza di processori embedded nei progetti SoC comporta un notevole aumento del contenuto di software. Ad esempio, il progetto di un SoC per Hdtv richiede oltre 2 milioni di linee di codice. In molti casi, il software non risulta pronto a distanza anche di mesi dal completamento del progetto hardware. Non solo aumenta la complessità della progettazione del software, ma anche i requisiti per la verifica.
Quest’ultima è diventata uno dei principali problemi, che domina il tempo di sviluppo dei prodotti elettronici. “In un progetto di un circuito integrato di ultima generazione per telefoni cellulari, esistono oltre 21 casi di corner da esaminare. Spesso i progettisti non hanno mezzi per stabilire qual è il peggiore, e non dispongono di risorse per analizzarli ed ottimizzarli”, ha spiegato Wally Rhines, Ceo di Mentor Graphics, in occasione di un keynote speech durante l’edizione 2008 del Globalpress Electronics Summit a San Francisco. All’aumentare della complessità dei progetti e della miniaturizzazione dei processi tecnologici, diventa una sfida anche integrare i progetti logici con la loro realizzazione fisica. I costi delle maschere sono stati ormai superati dai costi per la progettazione. I progetti SoC, basati ormai comunemente su architetture multicore, integreranno funzioni wireless in modo massiccio: molti terminali portatili dispongono di almeno 3 - 4 radio diverse, che richiedono sforzi considerevoli di integrazione e un approccio che tenga conto degli aspetti a livello di sistema. Aumenta anche la frequenza operativa dei dispositivi. Oltre a dover far fronte alle sfide di carattere tecnologico, i progettisti devono poter completare il progetto in tempi più brevi che in passato, per entrare rapidamente sul mercato. Molti prodotti, soprattutto in campo consumer, hanno un ciclo di vita compreso fra i 6 mesi e i 2 anni, per cui è critico minimizzare i tempi di sviluppo dei progetti, per non perdere la finestra di mercato. Questo inevitabilmente impone importanti innovazioni in campo Eda e maggiori sforzi di co-design lungo tutta la supply chain, a partire dalla progettazione IC, fino alla verifica, alla fabbricazione, alla realizzazione dei package, alla progettazione e alla verifica delle schede. L’adozione di nuove tecnologie Eda è tipicamente molto lenta. “Le aziende sono attratte dall’innovazione, ma per queste ultime risulta molto difficile cambiare i flussi di progettazione e le infrastrutture”, commenta sempre Wally Rhines. In genere esse adottano una nuova soluzione Eda quando i design flow e i tool non funzionano più e non permettono di realizzare un nuovo progetto, ad eccezione di alcuni tool più critici come quelli di place & route. Le aziende tentano di usare gli stessi tool anche per diverse generazioni di processo, finché é possibile, nonostante non offrano prestazioni ottimali. Le opportunità, da parte dell’industria Eda, di introdurre soluzioni innovative, sono date da grandi transizioni tra una generazione di processo e l’altra e dall’emergere di nuove applicazioni in precedenza non possibili. Si tratta, per l’appunto, della situazione attuale.
Le sfide della miniaturizzazione
I principali produttori di processori, SoC, Asic/Assp e Fpga stanno consegnando in volume i prodotti da 65 nm e per la fine dell’anno i 45 nm sono in arrivo. La transizione verso le nuove tecnologie di processo comporta problemi non trascurabili per le aziende. La complessità dei chip aumenta con il passaggio verso la generazione da 65 nm e successive: i dispositivi sono più grandi e complessi e dominati dagli effetti fisici, si hanno problemi di convergenza delle temporizzazioni, i budget di potenza sono sempre più ristretti. Queste difficoltà hanno determinato tra l’altro un progressivo e inesorabile calo del numero dei nuovi progetti Asic, a favore delle soluzioni programmabili. I costi di sviluppo di un nuovo progetto Asic/SoC raggiungono già i 30 milioni di dollari in tecnologia da 65 nm. Ciò richiede ricavi potenziali di 150 milioni di dollari (con un investimento richiesto in ricerca e sviluppo pari al 20% dei ricavi), e una dimensione complessiva del mercato di 1,5 miliardi di dollari, ipotizzando una market share del 10%. Queste situazioni sono raggiungibili solo per un numero sempre più ristretto di applicazioni. Secondo Gartner, il mercato relativo agli Asic/Assp varrà 344 miliardi di dollari entro il 2010, ma saranno relegati in applicazioni in grossi volumi con particolari requisiti in termini di bassi consumi.
Un altro grande problema legato alla miniaturizzazione è costituito dalla maggiore incidenza di guasti fisici ed elettrici, i quali possono portare a ottenere prestazioni subottimali o consumi eccessivi, che incidono sulla durata delle batterie dei sistemi portatili. La complessità del layout cresce e questo, combinato agli aspetti fisici della miniaturizzazione, dà luogo a nuovi effetti parassiti, che è necessario estrarre e analizzare con efficacia e precisione. Nelle tecnologie di processo più avanzate, i poligoni presenti nel layout di un circuito integrato non appaiono più come dei rettangoli una volta realizzati on-chip, ma forme arrotondate e poco precise, e questo ha iniziato a influenzare pesantemente le prestazioni dei dispositivi.
La società californiana Tela Innovations ha sviluppato una soluzione che fa uso di topologie predefinite, monodimensionali, con pitch e lunghezze fisse. Esse restringono il layout a linee dritte, molto affidabili e più facili da riprodurre con risoluzione elevata. Le variazioni delle lunghezze fisiche dei dispositivi, principale causa del leakage, risultano così minimizzate. La soluzione proposta da Tela Innovations è pensata per i dispositivi realizzati nelle geometrie più avanzate, dai 45 nm in poi. La soluzione di Tela è interoperabile con i tool Eda e le metodologie di progettazione fisica standard, e nasconde gli aspetti fisici al progettista. La soluzione è fornita sotto forma di rappresentazione fisica Gdsii, e consente di ridurre il leakage di un fattore 2,5 con una riduzione dell’area di oltre il 10%.
I processi di fabbricazione di ultima generazione comportano una maggiore variabilità dei parametri fisici dei dispositivi, come ad esempio le soglie dei dispositivi, anche in funzione di parametri quali la temperatura o la tensione, la quale ha conseguenze dirette sulla qualità e sulle rese dei prodotti.
In passato il controllo delle regole Drc (Design Rule Check) era sufficiente per garantire livelli accettabili di funzionalità, di prestazioni, di affidabilità e di rese di un progetto. Al di sotto di 65 nm, i fenomeni fisici submicrometrici, la maggiore variabilità dei chip e l’aumento dell’incidenza dei difetti casuali impattano sulla fabbricabilità dei chip. “Questo è legato anche all’aumento del numero di funzioni integrate in un unico chip che diventa quindi più eterogeneo e meno prevedibile”, è il commento di Nitin Deo, responsabile della divisione Dfm presso Cadence. Per questo motivo i fornitori di tool Eda devono collaborare strettamente con i produttori di semiconduttori. Per assicurarne la riproducibilità dei progetti, gli aspetti legati alla fabbricazione devono essere modellizzati a partire dalla fase di progettazione, attraverso tecniche Dfm (Design For Manufacturability). Il segmento Dfm rappresenta oggi l’8% del mercato complessivo dei tool Eda, e sta assumendo un peso crescente. Aumenta anche il numero di casi di corner da analizzare per poter garantire la funzionalità e l’affidabilità dei progetti. Il problema si é acuito con il passaggio alla generazione di processo da 45 nm. Mentre in un progetto realizzato in tecnologia da 130 nm per l’analisi delle funzionalità e delle prestazioni occorreva considerare solo 4 corner, a 90 nm ne sono necessari 10, a 65 nm alcuni progetti ne richiedono anche 600, che devono essere verificati tutti, e in genere ce ne sono più di 20.
Un altro nodo critico, nella progettazione dei SoC più complessi in tecnologie di processo di ultima generazione, è dato dalla trasmissione dei segnali ad alta velocità on-chip. Proprio per questo motivo, l’89% dei progetti SoC non rispetta i tempi di consegna, e per il 40% o più non è possibile prevedere i tempi di consegna.
“Per la prima volta siamo in grado di fabbricare chip che non possono essere progettati. Oggi è più che mai necessario poter prevedere l’entità degli sforzi e delle risorse necessarie per completare il progetto e per produrre un circuito integrato”, ha affermato David Fritz, Ceo di Silistix, ex-spinoff dell’Università di Manchester. La società offre la toolsuite Chainworks 2.0 per la progettazione e la sintesi delle interconnessioni on-chip, la quale consente di ridurre i consumi complessivi del chip anche del 30%, di aumentare le prestazioni del 50%, di diminuire i tempi di sviluppo del 40% e i costi del 20%, e di gestire con efficacia la comunicazione on-chip, definendo con precisione e con la massima prevedibilità le prestazioni del dispositivo in termini di consumi di potenza, di latenza, di banda e di tensione dinamica, garantendo al contempo la convergenza delle temporizzazioni e la semplificazione del design-reuse. Il tool, scalabile e dotato di un’interfaccia semplice all’uso, si inserisce perfettamente nel flusso di progettazione dei tool standard. È basato sul linguaggio ad alto livello semplice da apprendere e molto simile al SystemC, il Csl (Connection Specification Language).
Per poter rispettare i requisiti estremi di bassa potenza imposti dalle applicazioni di ultima generazione, occorre progettare fin dall’inizio per la riduzione dei consumi, con un approccio a livello di sistema che consenta di disattivare le funzioni di un sistema, quando queste non sono in uso, e di simularle accuratamente per i consumi. Per semplificare la progettazione a livello di sistema ottimizzata per i consumi, sono stati definiti dei formati standard dall’organizzazione Upf (Unified Power Format) fondata nel 2006 da Accellera, e supportata da Magma, Mentor e Synopsys, e dalla Pfi (Power Forward Initiative), lanciata da Cadence nel maggio 2006 in collaborazione con Amd, Arm, Ati, Fujitsu, Freescale, Nec e Tsmc. Quest’ultimo consorzio raggruppa attualmente una trentina di società. L’ottimizzazione dei consumi costituisce un grosso problema in corrispondenza del nodo da 45 nm e successivi. Essa richiede un ripensamento dell’intero flusso di progettazione, un’opportuna selezione dell’architettura, della partizione hardware/software, dei blocchi IP, delle gerarchie di memoria e del sistema di gestione dell’alimentazione.
L’approccio a livello di sistema
Nel mondo Eda si osserva una netta tendenza verso l’adozione di un approccio caratterizzato da un livello superiore di astrazione, sia nella progettazione circuitale, sia nella fabbricazione. I tool Esl (Electronic System Level) e Dfm (Design For Manufacturing) stanno infatti godendo di una popolarità crescente, e costituiscono uno dei pochi segmenti in forte crescita del mercato Eda. In passato i linguaggi di progettazione ad alto livello erano considerati inefficienti per l’ottimizzazione per le prestazioni e per i consumi. Per contro, i linguaggi a basso livello, come l’Rtl (Register Transfer Logic), consentono di regolare anche gli aspetti di progetto a basso livello e di considerare gli effetti fisici. Tuttavia, con i linguaggi ad alto livello di ultima generazione, è possibile effettuare simulazioni complete del sistema diversi ordini di grandezza più velocemente, per cui è possibile esplorare più alternative e trovare in questo modo l’opzione ottimale in tempi rapidi.
Si identificano due principali fattori che stanno spingendo verso l’adozione dei tool Esl: l’aumento dei costi e dei tempi di sviluppo, da un lato: basti pensare che oltre il 50% dei progetti Asic richiede almeno un respin. Un altro fattore è legato ai problemi riscontrati nella verifica dei progetti complessi: il mancato funzionamento dei chip è spesso dovuto a un errore a livello funzionale o logico non verificato.
È necessario adottare un approccio a livello di sistema anche per la verifica funzionale dei progetti. Gran parte dei progettisti passano almeno la metà del tempo a scrivere il codice per le operazioni di verifica, e i tempi necessari per la verifica continuano a crescere. Numerosi progetti subiscono almeno un respin. Per ottimizzare il processo di verifica, sono emersi linguaggi basati su asserzioni, come il System Verilog e il Psl. Un linguaggio basato su asserzioni è in grado di catturare il comportamento del progetto lungo più cicli di clock in modo conciso, non ambiguo, molto meno dettagliato (e quindi meno soggetto a errori) di una descrizione Rtl. Per verificare funzionalmente progetti complessi di grandi dimensioni in modo efficace, è inoltre opportuno adottare testbench intelligenti e tecniche di Transaction Level Modeling, che possano consentire di ridurre anche del 90% le dimensioni dei programmi di test, oltre a offrire miglioramenti di diversi ordini di grandezza nel numero di difetti rilevati.
Cadente ad esempio, in collaborazione con Mentor Graphics, ha messo a punto una nuova metodologia per la verifica, l’Ovm (Open Verification Methodology), che fornisce una metodologia di verifica ad alto livello, aperta e interoperabile basata sul linguaggio SystemVerilog. La metodologia è attualmente supportata da oltre 40 partner e le sue specifiche sono state scaricate da oltre 300.000 utenti. Cadence ha inoltre introdotto, in occasione dell’evento CDNLive! di Monaco di Baviera, una nuova versione dell’ambiente Virtuoso, ottimizzata per i progetti a segnali misti di grandi dimensioni realizzati nelle tecnologie di processo più avanzate.
La complessità della verifica ha determinato anche un maggiore ricorso alla prototipazione su dispositivi programmabili, per assicurare la funzionalità dei prodotti e l’ottenimento delle prestazioni richieste da specifica. Un prototipo realizzato nelle nuove tecnologie di processo può costare da 500 milioni a 1,2 miliardi di dollari, dovendolo progettare partendo da zero. Il mercato della prototipazione SoC vale attualmente circa 3 - 5 miliardi di dollari. Synplicity, acquisita di recente da Synopsys, fornisce una serie di tool per la simulazione, l’emulazione e la prototipazione hardware/software, il partizionamento e la verifica dei SoC complessi, che in passato non erano disponibili sotto forma di soluzione completa e altamente integrata. Essi includono il tool di prototipazione Confirma, che consente ai clienti di catturare gli errori in un progetto, assicurando una maggiore copertura della verifica. Synplicity ha inoltre introdotto una nuova versione di Synplify Dsp 3.6, un nuovo software di sintesi Esl per progetti Asic ed Fpga dotati di blocchi Dsp e di Ip che sintetizzano algoritmi complessi. Il tool offre importanti vantaggi in termini di consumi e di prestazioni, agendo all’interfaccia fra gli algoritmi e lo sviluppo dell’hardware, automatizzando il flusso di traduzione dell’algoritmo in hardware, consentendo quindi di ottimizzare un progetto in modo più efficiente.
Mentor Graphics propone un tool per la prototipazione virtuale, System Vision, che supporta le metodologie Dfss (Design for Six Sigma) per ottenere miglioramenti nella produttività e nella qualità anche di un ordine di grandezza quando si eseguono prototipi virtuali, la raccolta automatizzata di dati e le analisi statistiche usando un approccio di tipo “model-driven”. Il tool SystemVision fornisce un ambiente di modellizzazione e simulazione multi-disciplinare e a segnale misto che si comporta come un laboratorio virtuale per la progettazione e l’analisi di sistemi meccatronici distribuiti basato su linguaggi di modellizzazione standard: Vhdl-Ams, Spice e C.
L’approccio a livello di sistema è adottato sempre più di frequente anche nella progettazione di Pcb. Non è raro trovare schede con anche 40 o 50 strati. Il routing dei Pcb più complessi può richiedere giorni, ed è ulteriormente complicato dal fatto che i progettisti possono non trovarsi nella stessa stanza. Per far fronte a queste difficoltà, i tool di routing automatico hanno subito un’evoluzione profonda. Le tecniche emergenti di elaborazione parallela accelerano le fasi di sviluppo e di simulazione dei progetti, consentono di realizzare layout ottimali in modo più efficiente, cercando e confrontando più alternative possibili, riducendo in questo modo i tempi e i costi di sviluppo. L’adozione dei tool di ultima generazione per l’analisi dell’integrità dei segnali consente di semplificare il progetto su scheda, e di eliminare gli strati Pcb non necessari, riducendo i costi.
