La potenza guarda oltre al silicio

RICERCA & SVILUPPO –

La fabbricazione di transistor ad arricchimento e di diodi a basso co-sto al GaN su una piattaforma da 8 pollici integrata compatibile con il processo Cmos.

Nell'industria dell'elettronica di potenza, la tecnologia GaN sta cre-scendo lentamente al di fuori della propria nicchia. I primi transistor al GaN si stanno aggiudicando una quota piccola ma crescente del mercato dell'elettronica di potenza. A sostegno di questo sviluppo, si sta sviluppando una catena del valore fra centri di ricerca e sviluppo, fornitori di substrati, progettisti di dispositivi e integratori di sistema. Oggi il mercato dei dispositivi di potenza è ancora largamente domi-nato dai progetti basati su silicio. Tuttavia l'industria ha raggiunto i limiti di ciò che si può fare con il silicio in termini di efficienza e di fre-quenza operativa. Per migliorare ulteriormente i dispositivi di potenza basati su silicio, sono necessarie architetture 3D molto complesse. Di conseguenza i centri di R&D e l'industria stanno cercando materiali alternativi con proprietà più idonee come la tecnologia al carburo di silicio o al nitruro di gallio. La tecnologia SIC ad esempio, è disponibile solo in piccoli diametri e in wafer costosi. Anche il GaN è un materiale costoso, ma è possibile crescere strati sottili di materiale su substrati di silicio a basso costo. E un ulteriore vantaggio è che questi wafer possono essere lavorati in fab Cmos ad alta produttività. La fabbrica-zione di substrati idonei di grande area, lo sviluppo di un flusso com-patibile con il processo Cmos e la progettazione di dispositivi con ca-ratteristiche superiori costituiscono tutti delle sfide considerevoli. Ma le prospettive sono positive, e la necessità crescente di questi disposi-tivi li rende un caso di investimento interessante.

La fabbricabilità dei wafer da 200 mm
Oggi, il cuore dello sviluppo e della fabbricazione di dispositivi al GaN è ancora effettuato su wafer da 6 pollici o da 4 pollici. Considerazioni sull'efficienza dei costi ci forza a guardare a dimensioni superiori del wafer, in primo luogo agli 8 pollici (200 mm). Ma in aggiunta a questo, la piattaforma di fabbricazione su 8 pollici è molto più avanzata ri-spetto a quella per i 6 pollici o per i 4 pollici. Le apparecchiature per gli 8 pollici sono supportate molto bene e le innovazioni sviluppate sui 12 pollici (300 mm) sono in molti casi persino trasferite sulle linee da 8 pollici. Ciò significa che la fabbricazione a 8 pollici offre una produt-tività superiore, un controllo migliore del processo e di conseguenza anche una resa superiore rispetto alle dimensioni di wafer più piccole. Imec è uno dei centri di R&D che è stato coinvolto fin dall'inizio nello sviluppo della tecnologia GaN. Siamo uno dei principali centri di R&D nella microelettronica e abbiamo partecipato attivamente nello svi-luppo della tecnologia Cmos come è oggi. Abbiamo camere bianche e strumenti allo stato dell'arte per i vari formati di wafer. Di conseguen-za spostare il processo GaN dalle dimensioni di wafer inferiori ai wa-fer da 8 pollici è stato un passo naturale, per i quali avevamo le com-petenze e gli strumenti prontamente disponibili. In parallelo al nostro lavoro sui dispositivi su wafer da 6 pollici, abbiamo sviluppato i pro-cessi epitassiali necessari su substrati al silicio da 8 pollici, perfezio-nando lo strato tampone e lo strato dei dispositivi. Le sfide principali sono state crescere strati uniformi di alta qualità, mitigare lo stress che si sviluppa durante i processi di crescita e controllare la curvatura dei wafer. Il risultato finale deve essere un wafer con strati dispositivi estremamente uniformi che sia all'interno delle specifiche sulla curva-tura che possono essere gestite nella fab di silicio. Gli stress che si svi-luppano sono dovuti ai grandi disallineamenti del reticolo fra i film III-N (GaN e AlGaN)e il substrato al silicio. Questo ha richiesto da parte nostra l'aggiunta di determinati strati tampone fra il substrato e il film finale, producendo una curvatura finale del wafer al di sotto dei ±50µm.

La ricerca collaborativa
Con I wafer a 8 pollici pronti per 200 fab in aggiunta alle proprietà su-periori del materiale GaN, è possibile iniziare a progettare dispositivi con tensioni di rottura superiori e resistenze inferiori ad un costo più contenuto. Per accelerare la curva di apprendimento e per raccogliere tutte le competenze necessarie, Imec ha messo in piedi un program-ma di ricerca collaborativo. Abbiamo invitato le principali compagnie impegnate nell'elettronica di potenza ad effettuare R&D assieme nel-le infrastrutture da 200 mm di classe mondiale di Imec. Oggi, questa collaborazione include più di 10 compagnie che definiscono le specifi-che e sviluppano questa tecnologia. Queste compagnie sono un mix di produttori di dispositivi, fonderie, oltre a produttori di substrati e for-nitori di apparecchiature. La nostra piattaforma di sviluppo gira su una linea pilota da 8 pollici completamente automatizzata, consen-tendo di ottenere curve di apprendimento rapide per migliorare la tecnologia e per esplorare una varietà di concetti. Ci stiamo concen-trando sui dispositivi da 600 V, che pensiamo saranno una delle prin-cipali specifiche determinanti per lo sviluppo della tecnologia nei di-spositivi di potenza. Sulla nostra piattaforma di test abbiamo proget-tato diverse varianti di dispositivi, che possono essere adattate verso le tensioni inferiori o superiori. Alcune delle aziende nel nostro pro-gramma hanno in interesse speciale nei dispositivi con intervalli di tensione inferiori, mentre alcune stanno considerando tensioni che arrivano fino a 1000 V.

Lavorazione compatibile con il processo Cmos
Il nostro obiettivo è di sviluppare una tecnologia che sia completa-mente compatibile con l'infrastruttura Cmos ad alta produttività. Tut-tavia, la lavorazione tipica dei dispositivi al GaN richiede schemi di metallizzazioni lift-off usando l'oro (Ni/Au o Mo/Au) per definire i contatti ohmici e di gate. Per essere compatibile, questi dovrebbero essere sostituiti da schemi di metallizzazioni privi di oro, usando la modellazione con attacchi chimici a secco al posto della tecnica lift off. Tuttavia, la fabbricazione di contatti ohmici privi di oro con una resistenza di contatto ad di sotto di 1.0 Ω⋅mm non è immediata. Abbiamo dato dimostrazione di una tecnica che usa recessi di barriera al AlGaN nelle aree ohmiche, producendo una distribuzione di resistenze di contatto di 1.25 ± 0.15⋅mm su una barriera al AlGaN di ~5 nm. Stiamo ora investigando su come ridurre ulteriormente la resistenza di contatto, che è di importanza fondamentale per i dispositivi di potenza. Un'altra preoccupazione per la compatibilità con il processo Cmos è la contaminazione di gallio, dato che il gallio è un drogante di tipo p per il silicio. Durante i cicli di test di lavorazione iniziali su un insieme ristretto di tool, abbiamo osservato che la contaminazione di gallio si distribuisce dai wafer GaN-su-Si fino ai sistemi di trasporto e alle camere di processo degli strumenti, nella gran parte dei casi superando i limiti di tolleranza per la contaminazione di gallio. Per mitigare questa contaminazione di processo, abbiamo sviluppato una procedura di pulitura da applicarsi sul lato posteriore dei wafer GaN su Si. Con questa procedura, il livello di contaminazione è ridotto fino ad essere vicino ai limiti di rilevazione. Come conseguenza di queste misure e tecniche, ora possiamo lavorare i wafer al GaN su Si fra lotti di altri cicli di sviluppo Cmos, usando esattamente lo stesso insieme di apparecchiature, senza dover effettuare modifiche. Le aree a cui dobbiamo ancora guardare per ulteriori sviluppi è nella qualità dei wafer, in termini di difettosità e di uniformità, e anche le rese dell'insieme di tool. I fornitori di apparecchiature all'interno del nostro programma stanno usando questi cicli di sviluppo come un ciclo di apprendimento per ottimizzare il proprio hardware per ottenere rese e riproducibilità superiori.

La fabbricazione di dispositivi ad arricchimento
Sulla nostra piattaforma, sviluppiamo dispositivi sia svuotamento sia ad arricchimento. Per loro natura, i dispositivi al GaN sono dispositivi normalmente on, la sfida consiste in ultima analisi nel realizzare dispositivi normalmente off in modalità ad arricchimento. I nostri partner nel programma ci hanno dato la sfida di esplorare diverse architetture ad arricchimento confrontandole. In tal modo, essi intendono identificare quella con le massime possibilità di successo che essi possono portare in produzione. Recentemente, siamo in grado di dare dimostrazione dei primi transistor ad arricchimento sulla nostra piattaforma da 8 pollici, Per questi dispositivi, abbiamo usato un'architettura Mishemt (Metal Insulator Semiconductor High Electron Mobility Transistor) con gate isolato, per creare transistor al GaN con perdite ultra basse. In questa architettura, abbiamo inserito un dielettrico di gate fra l'elettrodo metallico di gate e la barriera al AlGaN per evitare la creazione di un contatto Schottky di gate, che limita il sovraccarico massimo al gate e la corrente di perdita inversa. La massima corrente in uscita di questi dispositivi è di 6 A con una VGS = 8 V e una VDS = 10 V, che dimostrano la fattibilità di dispositivi di potenza AlGaN/GaN Mishemt su substrati al silicio da 8 pollici.

Piani futuri per i diodi
Il nostro lavoro attuale include il miglioramento dei parametri chiave dei dispositivi cha abbiamo sviluppato in tecnologia da 8 pollici. Precedentemente, abbiamo lavorato dispositivi su 6 pollici con una massima corrente in uscita da 8 A, una tensione di rottura di 750 V, una specifica resistenza di on di 2.9 mΩ⋅cm2 ed una perdita di gate nello stato di off a 600 V di 7 µA. Non esistono barriere ovvie per ottenere queste specifiche anche con la lavorazione a 8 pollici. Inoltre, stiamo investigando ulteriormente i vari concetti per raggiungere un funzionamento ad arricchimento. Ciascuno di questi concetti sarà analizzato per determinare quale ha le migliori prestazioni complessive per un funzionamento ad arricchimento affidabile, ad alta tensione e ad alta corrente in una piattaforma industriale a costi convenienti. Inoltre, cerchiamo anche di integrare monoliticamente i diodi assieme con i transistor nello stesso flusso di processo. Questo consente la creazione di una soluzione al GaN completamente monolitica per semiponti integrati su in singolo die, riducendo ulteriormente i costi per i convertitori Dc-Dc al GaN ad alta efficienza.

Pubblica i tuoi commenti