Eda, un settore ancora vitale

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Proposte in occasione della Design Automation Conference, nuove soluzioni Eda per i problemi posti dai chip realizzati in geometrie inferiori a 65 nanometri. Al centro dell’attenzione la produttività dei progettisti e gli effetti della variabilità dei processi produttivi.

La Design Automation Conference, manifestazione americana dedicata al software per l'automazione della progettazione elettronica, ha celebrato il proprio quarantacinquesimo compleanno con l'edizione tenutasi ad Anaheim (nei pressi di Los Angeles) dal 9 al 13 giugno scorsi. Com'è noto, la Dac è dedicata principalmente agli strumenti per la progettazione di circuiti integrati, attività che in Italia coinvolge un numero di aziende piuttosto limitato. Tuttavia, l'evoluzione delle soluzioni Eda è un tema di interesse generale per l'intera comunità elettronica, poiché queste tecnologie giocano un ruolo fondamentale nella realizzazione dei moderni chip. I processi con geometrie di 65 nanometri e inferiori pongono infatti problemi enormi sotto vari aspetti, primi fra tutti il carico di lavoro per i progettisti (in altri termini, i tempi di progettazione) e la maggiore incidenza della variabilità dei processi produttivi (che si traduce in un elevato numero di scarti). Anche quest'anno l'industria Eda ha mostrato la vitalità necessaria per rispondere a queste nuove sfide, sebbene la manifestazione abbia risentito della congiuntura economica poco favorevole. Alcuni espositori riferiscono di un calo dei visitatori europei, dovuto ai tagli alle spese di viaggio; e anche le grandi società Eda americane sembrano avere ridotto il budget finalizzato al corteggiamento dei clienti. Il glamour degli anni novanta è solo un ricordo lontano. In questo articolo forniremo una panoramica su alcune delle soluzioni presentate alla stampa nell'ambito della Dac, rinviando i lettori al prossimo numero per ulteriori notizie su prodotti e tendenze.

Il flusso completo

A seguito dell'acquisizione di Sierra Design Automation, Mentor Graphics è ora in grado di presentare la propria soluzione per l'intero flusso di progettazione dei chip. Joe Sawicki, responsabile della divisione Design-to-Silicon, ha ricordato i motivi che stanno alla base dell'acquisizione di Sierra, in particolare la discontinuità nell'aumento della complessità progettuale dovuta alla riduzione delle geometrie. A 65 nm, infatti, gli aspetti legati al processo di fabbricazione acquisiscono un'importanza prevalente e la “chiusura” del progetto richiede un nuovo approccio, definito da Mentor come Mcmm (Multi-Corner-Multi-Mode). In passato si sono verificate altre due discontinuità: a 180 nm è emerso il problema della “timing closure” (i ritardi dovuti alle interconnessioni sono divenuti prevalenti rispetto ai ritardi dovuti alle porte logiche), poi a 130 nm si è manifestato il problema dell'integrità dei segnali. La risposta di Mentor alla più recente di queste discontinuità è rappresentata dallo strumento Olympus SoC per la progettazione fisica, proveniente da Sierra Design Automation. Sawicki ha ricordato che la fase di posizionamento e sbroglio deve considerare diversi aspetti: la variabilità dei processi produttivi, le grandi dimensioni dei progetti, i requisiti posti dalla necessità di ridurre i consumi. Per questo motivo i tradizionali strumenti di posizionamento e sbroglio sono oggi inadeguati, poiché concepiti una decina d'anni fa e rivolti a geometrie di 150-180 nm. Sono inoltre incapaci di gestire più corner o più modi contemporaneamente e di trattare Drc complessi. Secondo Sawicki, il sistema di posizionamento e sbroglio Olympus SoC supera tutte queste limitazioni grazie a una nuova architettura per l'analisi delle temporizzazioni, un nuovo approccio di sbroglio, l'uso di tecnologie per la riduzione dei consumi, modelli dati scalabili. Grazie all'approccio Multi-Corner-Multi-Mode, Olympus tiene conto di tutti i parametri contemporaneamente, ottenendo risultati migliori. Un esempio citato da Sawicki dimostra - rispetto a strumenti concorrenti - notevoli riduzioni della variabilità del clock tra i diversi corner (-40%), dell'area del buffer (-50%), dell'area totale (-18%), del consumo legato al clock (-30%), del consumo dinamico (-20%). Sawicki ha poi illustrato le caratteristiche dello strumento Mentor per la verifica fisica, denominato Calibre. La riduzione delle geometrie ha comportato anche un forte aumento del numero di regole di progettazione che devono essere verificate: erano circa duemila a 180 nm, mentre oggi a 45 nm sono quasi seimila. Grazie a un nuovo tipo di Drc basato su equazioni, Calibre velocizza notevolmente la verifica fisica e riesce anche a considerare effetti come il current crowding (distribuzione non omogenea della corrente), calcolando la percentuale di riduzione della larghezza effettiva del canale. Calibre comprende inoltre funzioni di Design For Manufacturing (rivolte all'analisi delle aree critiche, ai requisiti posti dalla litografia e al miglioramento della planarità) e una funzione per minimizzare la variabilità dei ritardi (anch'essa in forte aumento a causa della riduzione delle geometrie). Fa parte dell'offerta Mentor anche lo strumento TestKompress per il collaudo in produzione. Com'è noto, la compressione dei pattern di test si rende necessaria per far fronte alla maggiore complessità dei collaudi. Ai tradizionali test “stuck-at” (basati sul blocco di un segnale a livello alto oppure basso) si sono aggiunti i test “at speed” (alla velocità di funzionamento reale) e anche altri tipi di collaudo. TestKompress si rivolge a questo tipo di impiego e prevede futuri sviluppi per aumentare ulteriormente il rapporto di compressione. Il flusso di progettazione Mentor comprende infine lo strumento YeldAssist, che analizza i dati relativi ai chip difettosi per individuare errori sistematici. In questo modo è possibile ridurre il tempo dedicato all'analisi di errori casuali e raggiungere più rapidamente una elevata resa produttiva. Ad esempio, mentre la distribuzione spaziale di tutti i chip difettosi in un wafer è casuale, l'ubicazione dei dispositivi accomunati dallo stesso difetto può risultare molto regolare e la relativa causa può quindi essere individuata facilmente. Secondo quanto affermato da Sawicki. Mentor annovera tra i propri clienti otto produttori di semiconduttori compresi nella classifica top 20. Con la soluzione descritta sono stati già realizzati oltre cento chip, per la maggior parte in geometria 65 nm o inferiore.

Ansi C per la descrizione dell'hardware

Chad Spackman di CebaTech ha presentato un approccio alla progettazione Esl (Electronic System Level) basato su strumenti che impiegano unicamente Ansi C come linguaggio di descrizione hardware. Secondo la società, questa soluzione può rappresentare una risposta efficace ai due principali problemi che oggi affliggono il settore Eda: il “productivity gap” (l'aumento della produttività dei progettisti non tiene il passo con la legge di Moore) e il “verification gap” (l'espansione dei tempi richiesti dalla fase di verifica dei progetti). Il principale prodotto della società, il compilatore C2R, unifica tutti gli aspetti del flusso di progettazione: modellizzazione, esplorazione delle possibili architetture, verifica e implementazione. C2R genera automaticamente codice Verilog Rtl sintetizzabile, compatibile con la maggior parte degli strumenti degli altri produttori Eda. Secondo Spackman, la verifica condotta in C richiede molto meno tempo rispetto alla verifica in Rtl, inoltre lo strumento C2R mantiene una corrispondenza diretta tra le due descrizioni. Dopo aver completato la verifica, il codice C diviene il riferimento per controllare l'equivalenza funzionale del codice Rtl tramite un formal equivalence checker. La tecnologia di CebaTech, inoltre, facilita la creazione di hardware a partire da un software ben collaudato. Oltre a fornire strumenti Eda, CebaTech offre una gamma di blocchi di intellectual property sviluppati tramite C2R. L'offerta comprende funzioni “soft” di compressione e decompressione Gzip e GunZip espresse in Verilog, rivolte ad applicazioni di archiviazione dati e di trasmissione.

Gli standard Eda

Presente alla Dac anche il consorzio Accellera, che - per bocca del presidente Shrenik Mehta - ha fornito alla stampa una panoramica sulla propria attività e sulle novità più recenti. Com'è noto, Accellera ha lo scopo di creare e diffondere standard per la progettazione elettronica. A tutt'oggi l'organizzazione ha messo a punto undici standard principali che sono già stati adottati da Ieee: Unified Low Power Format, Open Compression Interface, Vhdl, SystemVerilog, Property Specification Language, Verilog, Standard Delay Format, Vital (Vhdl Initiative Towards Asic Libraries), Delay & Power Calculation System, Open Model Interface, Advanced Library Format. Oltre a Shrenik Mehta (di Sun Microsystems), il management di Accellera comprende Dennis Brophy di Mentor Graphics (vicepresidente), Stan Krolikoski di Cadence (segretario) e Karen Bartelson di Synopsys (tesoriere). L'elenco dei membri comprende Aldec, Arm, Azuro, Cadence, Certess, Cisco, Denali, Freescale, Ibm, Infineon, Intel, Jasper, Magma, Mentor, Nokia, OneSpin, Qualcomm, Silicon Canvas, Silvaco, SpringSoft, STMicroelectronics, Synopsys, Texas Instruments, Verilab e Xilinx. Il funzionamento del consorzio è basato sulla regola “una società, un voto”. I membri “corporate” approvano il budget, la formazione dei subcomitati tecnici e gli standard; i membri “associate corporate” possono votare questioni riguardanti il lavoro dei subcomitati tecnici; i non-membri possono monitorare il lavoro di Accellera e scaricare gratuitamente le specifiche. Il consorzio collabora regolarmente con Ieee e con Iec. Tra le iniziative più recenti è compresa la creazione di un comitato tecnico rivolto alla intellectual property utilizzata nelle attività di verifica, al fine di favorire l'interoperabilità e il riuso. Oggi la IP di verifica viene creata in SystemVerilog, che è un linguaggio standardizzato; tuttavia attualmente non esistono standard che forniscano indicazioni sulle specifiche modalità di creazione. Esistono molti modi per ottenere lo stesso risultato e pertanto nella collaborazione tra diversi gruppi di progettisti è spesso necessario ricorrere a conversioni dei dati e addestramento del personale.

Variazioni del processo

Amit Gupta di Solido ha presentato il prodotto SolidoStat, uno strumento rivolto al problema delle variazioni statistiche del processo di fabbricazione. Uno degli effetti della riduzione delle geometrie, infatti, è il maggior peso relativo delle differenze tra i singoli transistor, inevitabili in qualunque processo produttivo. Il fenomeno è accentuato dalla riduzione delle tensioni di alimentazione, che rende sempre più rilevante ogni minima fluttuazione. Il risultato è un aumento del numero di chip difettosi e quindi un calo della resa. Tradizionalmente la variabilità del processo viene affrontata tramite l'analisi di Monte Carlo, che secondo Solido è troppo lenta per far fronte al carico di lavoro legato ai moderni chip; altri metodi più veloci non sono però sufficientemente precisi. SolidoStat promette di superare i limiti degli strumenti di prima generazione come Monte Carlo perché è più veloce (grazie a nuove tecniche di campionamento riesce a individuare i guasti dovuti alle variazioni statistiche in un tempo più breve) e inoltre è in grado di fornire indicazioni sulle cause dei guasti individuati e suggerimenti per le azioni correttive. Lo strumento consente di ridurre anche il tempo necessario per la correzione, poiché elimina il lungo processo iterativo che prevede una nuova analisi Monte Carlo dopo ogni modifica del progetto. Infine SolidoStat applica automaticamente le modifiche necessarie per rendere il progetto meno sensibile alla variabilità del processo. Oltre ad aumentare la resa produttiva, ciò consente anche di migliorare le prestazioni del chip, perché - in mancanza di adeguate contromisure - l'unico modo per affrontare la variabilità consiste in una progettazione particolarmente prudente, che impedisce di sfruttare al massimo le potenzialità del processo di fabbricazione.

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