Si è tenuta a Monaco dal 10 al 14 marzo l’edizione 2008 della mostra-convegno Date (Design Automation & Test in Europe), dedicata alle tecnologie Eda (Electronic Design
Automation) rivolte alla progettazione dei chip e dei sistemi. Al centro dell’attenzione, negli stand degli espositori così come nelle sessioni tecniche, i nuovi problemi posti dai processi deep-submicron e la necessità di aumentare la produttività della fase di progettazione per far fronte a chip sempre più grandi e complessi. Per quanto riguarda invece il system design - il tema che maggiormente caratterizza l’importante evento europeo, distinguendolo dalla Design Automation Conference americana – notevole spazio è stato dedicato alle applicazioni automotive. In questo articolo forniremo una breve panoramica di alcune delle novità presentate dalle aziende partecipanti alla Date 2008, rinviando i lettori al prossimo numero per un resoconto delle relazioni tecniche e delle sessioni dedicate ai sistemi automotive.
Esl per le reti telecom
CoFluent, società francese che offre soluzioni di progettazione Esl (Electronic System Level), ha annunciato la versione 2.2 del proprio prodotto CoFluent Studio, che introduce nuove possibilità di modellizzazione per le reti di telecomunicazioni, su cavi oppure wireless. Le nuove capacità, disponibili nel linguaggio SystemC, permettono di modellizzare molte comunicazioni contemporanee tramite più esemplari di uno stesso modello. Tra le primitive sono comprese funzioni di gestione dinamica come start, stop, suspend e resume, che consentono di modellizzare il comportamento di sistemi che si adattano all’ambiente circostante, ad esempio terminali mobili che possono connettersi a più reti diverse.
Collaudo a velocità reale
L’indiana Atrenta ha presentato un’aggiunta alla propria piattaforma SpyGlass per l’analisi dei progetti che consente di individuare a livello Rtl i problemi di “timing closure” causati dai circuiti necessari per effettuare il collaudo dei chip a velocità reale (at-speed testing). Questo tipo di collaudo si rende necessario per individuare i difetti che si manifestano solo quando il chip funziona alla massima velocità; ad esempio, una connessione apparentemente funzionante tra due livelli del chip può in realtà risultare “aperta” se (a causa dell’imprecisione del processo di fabbricazione) la struttura conduttrice è più sottile del dovuto. In questo caso, infatti, alle alte frequenze l’effetto pelle riduce ulteriormente la sezione utilizzabile dalla corrente e la resistenza risulta quindi troppo alta. Normalmente il collaudo a velocità reale viene effettuato utilizzando tester lenti, molto più economici dei sistemi Ate ad alte prestazioni; il clock veloce viene pertanto generato dal PLL che fa parte del chip da collaudare. A questo scopo è necessario aggiungere al circuito un po’ di logica ad hoc, che produce effetti indesiderati sullo skew del clock e quindi sulla timing closure. La tecnologia Atrenta consente di vedere e risolvere questi problemi già a livello Rtl. Sempre a livello Rtl possono essere individuati e risolti i problemi di topologia circuitale che impediscono il rilevamento di determinati guasti nel collaudo a velocità reale.
Gestire la variabilità dei processi
Dal centro di ricerche belga Imec giunge una soluzione per analizzare la variabilità dei processi, cioè le differenze tra i diversi dispositivi dovute alle imperfezioni produttive. L’obiettivo della soluzione è superare, in sede di progetto, i problemi funzionali e le incertezze parametriche dovute a questo fenomeno. Sebbene le variazioni dovute al processo siano casuali, il loro effetto può essere caratterizzato in modo netto in un’unica direzione: ad esempio, in un ramo composto da più transistor in serie, la velocità complessiva è determinata dal più lento, non è la media delle velocità dei singoli transistor. La soluzione di Imec si rivolge anche alla gestione degli “outlyer”, i transistor le cui caratteristiche si collocano al di fuori della curva gaussiana che descrive la variabilità delle prestazioni. In chip che contengono milioni di transistor, la presenza di un outlyer è molto probabile. L’istituto belga ha presentato inoltre un nuovo stile di programmazione per il linguaggio C, denominato CleanC, che aumenta le potenzialità di parallelizzazione e ottimizzazione nei sistemi multiprocessore.
Emulatori sempre più capaci
La società francese Eve ha presentato il nuovo emulatore ZeBu Personal, che consiste in una scheda da inserire in un personal computer. Il sistema, basato sugli Fpga Xilinx della famiglia Virtex5, è caratterizzato da prestazioni massime di 250 MHz e da una capacità massima di cinque milioni di gate Asic. L’approccio di Eve alla verifica “assistita da hardware” unisce aspetti della tradizionale emulazione e della prototipazione rapida, realizzando un ambiente unificato per la verifica dell’hardware (Soc e Asic) e per lo sviluppo del software. Oggi l’aumento delle prestazioni degli emulatori si rende necessario principalmente per soddisfare i requisiti posti dai processori multicore.
Produttività della verifica
L’annuncio di The Mathworks riguarda il prodotto Eda Simulator Link DS, che consente di realizzare un collegamento di co-simulazione tra Matlab/Simulnk e i simulatori Synopsys contenuti nel pacchetto di verifica Discovery. Il nuovo Eda Simulator Link DS si affianca ai preesistenti prodotti di The Mathworks rivolti ai simulatori Mentor e Cadence. Lo scopo, in tutti i casi, è consentire il riutilizzo di modelli a livello di sistema - in particolare i test bench per Hdl e Rtl - coordinando l’esecuzione dei simulatori forniti dalle società Eda con i modelli Matlab e Simulink. Questa integrazione consente di accelerare la verifica funzionale – una fase oggi particolarmente lenta - automatizzando la generazione degli stimoli e delle risposte tra i due ambienti, riducendo la ri-codifica manuale dei test bench e fornendo maggiori possibilità di debugging.
Soluzioni per la progettazione
La società danese Teklatech offre una soluzione che permette di ottimizzare la disposizione dei circuiti in un Soc (floorplanning) ai fini della riduzione dei picchi di assorbimento di corrente. Negli odierni Soc questo problema assume una notevole rilevanza poiché le relative cadute di tensione possono provocare rimbalzi di terra e disturbi, costringendo i progettisti ad adottare margini più ampi. Lo strumento Teklatech permette di “appiattire” il profilo di assorbimento tramite una opportuna gestione del floorplanning e del clock. Tanner Eda ha presentato una nuova versione del proprio software basato su Windows per la progettazione di chip analogici e mixed-signal. Le innovazioni introdotte sono rivolte all’aumento della produttività in tutte le fasi della progettazione. Da Coresonic, società IP svedese specializzata nei processori di banda base per modem wireless, giunge una soluzione WiMax che si caratterizzai per le dimensioni e il consumo particolarmente ridotti. Real Intent ha presentato la versione 2.0 del proprio prodotto Ascent per la verifica automatica, che ora comprende il software per il controllo della sintassi (lint). Gli utilizzatori, pertanto, non saranno più costretti ad acquistare un lint separatamente. La società francese Cmp, che offre un servizio per la condivisione di uno stesso wafer tra più progetti diversi, ha annunciato la disponibilità di nuovi processi di fabbricazione: il Cmos a 45 nanometri e il Soi a 65 nanometri di STMicroelectronics, e un processo Sandia per la fabbricazione di Mems.
