Le specifiche tecniche Serial RapidIO Gen2 comprendono miglioramenti significativi agli strati fisico, logico e transazionale. La specifica dello strato fisico ha raddoppiato la velocità di simbolo per lane, portandolo a 6,25 Gbaud, raddoppiato la massima distanza di trasmissione portandola a 100 cm con materiale FR4 e due connettori, riducendo di tre ordini di grandezza il Ber (Bit Error Rate). Di seguito vengono descritte alcune tecniche di progettazione utilizzate nello sviluppo di un sistema di commutazione digitale Gen2 da 240 Gbps combinato con SerDes analogici e metodi di incapsulamento ad alta velocità, al fine di soddisfare gli stringenti requisiti imposti dalla specifiche Serial RapidIO Gen2, garantendo al contempo che la parte analogica ad alta velocità non pregiudichi le prestazioni del nucleo digitale (e viceversa) nei dispositivi Gen2. L'articolo descrive inoltre alcuni effetti collaterali insiti nell'impiego di SerDes a standard Serial RapidIO Gen2.
Migliorie al livello fisico
dello standard Serial RapidIO Gen2
La specifica del livello fisico dello standard Gen2 comprende nuovi livelli di parallelismo per le corsie: 2x, 8x e 16x, che si affiancano alle configurazioni 1x e 4x già previste nelle specifiche Gen 1. Molti punti terminali e commutatori presenti sul mercato supportano le porte 4x, 2x e 1x con una velocità di trasmissione grezza che raggiunge i 20 Gigabit al secondo, una capacità più che raddoppiata rispetto alle soluzioni Ethernet a 10 Gigabit e che supera il valore richiesto dallo standard Pci Express Gen2 del 25%.
La specifica Serial RapidIO Gen2 descrive tutte le classiche caratteristiche elettriche di trasmettitori e ricevitori a corto, medio e lungo raggio, oltre a presentare i diagrammi a occhio se applicabili. La specifica Gen 1 non richiedeva equalizzazione, anche se alcuni produttori scelsero comunque di applicarla. La specifica Gen2 richiede invece un'equalizzazione a 6,25 Gbaud, a prescindere dalla distanza da coprire. A 5 Gbaud, è probabile che sia necessaria nelle trasmissioni a lungo raggio, mentre è opzionale in quelle a medio e a corto raggio. A 6,25 Gbaud nelle trasmissioni a lungo raggio, non è specificato alcun diagramma a occhio per il ricevitore poiché potrebbe non esserci alcun occhio all'estremità del canale. Questo ovviamente limita ciò che il progettista può fare per garantire l'integrità del segnale al ricevitore. La generazione e il controllo della struttura dei segnali SerDes (ad esempio, la trasmissione di una sequenza di bit pseudo-causale e la sua verifica al ricevitore) non sono funzioni richieste dalla specifica Serial RapidIO, sebbene alcuni produttori le utilizzino nel proprio set di caratteristiche proprietarie. Una novità del sistema di rilevazione del Ber di Serial RapidIO Gen2 è rappresentata dai contatori di errori di decodifica 8b/10b per corsia. Sebbene errori di bit multipli in uno stesso gruppo di codici potrebbero non essere conteggiati, la presenza di errori a questo livello indicherebbe comunque, con buona probabilità, una linea pesantemente disturbata. Questo contatore, d'altra parte, fornisce un'ottima indicazione del vero Ber e permette quindi di avere linee ragionevolmente “pulite” con un Ber pari a circa 10-9 o migliore.
Equalizzazione, oscilloscopio sul die e controllo del Ber
IDT, il principale fornitore di commutatori Serial RapidIO, ha annunciato la disponibilità dei commutatori CPS-1848 e CPS-1616 Gen2. Per soddisfare gli stringenti requisiti di Serial RapidIO Gen2, IDT ha progettato un ricevitore da 6,25 Gbaud che utilizza metodi di equalizzazione Cte (Continuous time equalization) e Dfe (Decision feedback equalization). L’equalizzazione Cte inserisce uno zero singolo per aumentare l’amplificazione alla frequenza di interesse (per esempio alla metà della velocità di simbolo). È un'amplificazione attiva, ma viene effettuata in modalità passiva su tutti i bit ricevuti. La maggiore amplificazione su uno specifico intervallo di banda migliora il guadagno del segnale ricevuto, minimizzando al contempo il guadagno di rumore. È stata utilizzata anche una tecnica di equalizzazione Dfe a cinque prese (tap). La tecnica Dfe garantisce un guadagno molto selettivo amplificando i segnali e minimizzando contestualmente il rumore. L’equalizzazione Dfe è utilizzata per compensare l'interferenza intersimbolica; in altre parole cerca di compensare l'impatto negativo su un nuovo bit da parte dei bit precedenti già trasmessi. L’equalizzatore Dfe esamina la cronologia dei bit trasmessi (in questo caso, dei quattro bit precedenti) e sulla base di essa fornisce, nel percorso di retroazione, un'amplificazione pesata per ciascun bit. In questo modo, il ricevitore può rimuovere gli effetti dell'interferenza intersimbolica nel dominio della frequenza che diversamente interferirebbero con il successivo segnale in arrivo.
Per minimizzare il consumo di potenza, sono state sviluppate e adottate una serie di tecniche e funzioni specifiche. Ad esempio, il trasmettitore fornisce un elevato grado di controllo dell’escursione in ampiezza del segnale (intensità del segnale di comando e preenfasi). L'utente non deve necessariamente rispettare le prescrizioni dello standard se ciò va a svantaggio del Ber. Al ricevitore, un clock a velocità dimezzata offre un significativo risparmio energetico. Questa architettura divide il percorso dei dati in ricezione in bit pari e bit dispari, e pertanto utilizza un clock che opera a una velocità dimezzata rispetto alla normale velocità di clock. In particolare, il circuito Dfe è stato progettato anche per supportare questa “biforcazione” del percorso dei dati e questa architettura a velocità di clock dimezzata. Per quanto riguarda l’equalizzazione Dfe, uno dei metodi per minimizzare la potenza è la possibilità, da parte dell'utente, di disattivare le prese non utilizzate .
Per minimizzare il rumore sul SerDes, sono stati utilizzati dei condensatori di disaccoppiamento che riempiono tutto lo spazio disponibile nel silicio al fine di ridurre il rumore generato dal circuito logico digitale. Inoltre, è stata utilizzata una distribuzione di clock differenziale del clock di riferimento su tutti i Pll del dispositivo, oltre che sui circuiti Pll di ciascuna pista. La distribuzione di clock differenziale migliora l'immunità al rumore del clock. Inoltre, il SerDes è stato isolato fisicamente dal nucleo digitale, minimizzando il rumore di commutazione digitale sul circuito analogico.
Per un segnale rapido e privo di errori
A 6,25 Gbaud, il comportamento del canale è ancora più delicato ed è interdipendente con quello del ricetrasmettitore. Di fatto, a questa velocità, la specifica Serial RapidIO Gen2 presuppone che i ricetrasmettitori e i canali siano conformi a StatEye. Si può progettare un ricetrasmettitore conforme a StatEye su un modello di canale conforme a StatEye e/o si può progettare un canale conforme a StatEye su un modello di ricetrasmettitore conforme a StatEye. Canale e ricetrasmettitore sono inseparabili per quanto riguarda la conformità alle specifiche. Le ramificazioni sono molte e arrivano fino al progetto del contenitore. IDT ha progettato i contenitori Fcbga (Flip chip ball grid array) per commutatori destinati a soddisfare i requisiti della specifica: il contenitore è parte integrante del canale e il suo progetto è stato effettuato in coordinamento con il progetto del chip, minimizzando le piste Bga interne, adattando accuratamente le corsie accoppiate e rispettando l'impedenza caratteristica. Per evitare che i segnali trasmessi si introducano in altre corsie nel ricevitore, il commutatore CPS-1848 possiede dei piedini di isolamento dall'alimentazione e dalla terra, presenti tra il pin di Tx e il pin di Rx. Inoltre, i piedini di alimentazione dividono ogni corsia per ridurre l'accoppiamento tra corsie adiacenti. L'induttanza dell'anello di massa è ridotta al minimo grazie alla disposizione a scacchiera dell'alimentazione (Vdd) e della terra. Ciò consente un agevole impiego di condensatori di disaccoppiamento sul lato secondario del circuito stampato. Per migliorare la propagazione dei segnali sulle linee Serial RapidIO ad alta velocità, vengono utilizzati delle antipiazzole (anti-pad) in corrispondenza dei fori di collegamento (via) tra gli strati del circuito stampato per liberare la piazzola del segnale dal piano di massa presente sullo stesso strato. Per rimuovere la capacità in eccesso, la distanza di rispetto dell'anti-piazzola dalla piazzola dalla traccia che conduce al foro di collegamento è aumentata da 50 µm a 100 µm e nella zona della traccia (laser via pad) e da 100 µm a 150 µm nella zona centrale della piazzola (core via pad). Ciò può fare la differenza, migliorando la perdita di ritorno di 12,5 dB a 5,0 GHz, ad esempio. Per minimizzare il rumore del nucleo digitale che potrebbe disturbare il SerDes ad alta velocità e i Pll, il dispositivo e il contenitore offrono linee di alimentazione separate per nucleo digitale e sezione analogica. Il datasheet del dispositivo richiede che il progettista del circuito stampato le tenga ben separate. Un'alimentazione dedicata del trasmettitore SerDes (Vddtx) opera a 1,2 V, anche se il dispositivo è fabbricato con un processo base a a 1,0 V. Questa alimentazione a 1,2 V garantisce la possibilità di sostenere un’elevata escursione in ampiezza del segnale trasmesso per garantire che le specifiche del trasmettitore Serial RapidIO siano rispettate con un certo margine.
Considerazioni di utilizzo con queste prestazioni
Come già menzionato, nelle trasmissioni a lungo raggio a 6,25 Gbaud, potrebbe non esserci alcun occhio da analizzare al ricevitore. A queste velocità di corsia, occorrono tipicamente oscilloscopi da 100.000 dollari e più per analizzare l'integrità del segnale. Inoltre, l'equalizzazione al ricevitore può migliorare il segnale visto al ricevitore. In realtà, ciò che un oscilloscopio vede all'esterno del dispositivo può essere molto peggio rispetto a ciò che si vede dal die, dopo l'equalizzazione. Con l'equalizzazione al ricevitore, la funzionalità On-Die Scope (oscilloscopio sul die) diventa uno strumento molto utile per osservare ciò che il dispositivo vede realmente. I commutatore IDT Gen2 integrano un oscilloscopio virtuale On-Die Scope su ogni corsia, agnostico rispetto al pattern del segnale. Questo dispositivo può essere utilizzato con un pattern qualsiasi, incluso il PRBS-31, descritto nella specifica Serial RapidIO, e con il protocollo runtime Serial RapidIO, contestuale ai pacchetti in fase di attraversamento. La funzione On-Die Scope rappresenta uno strumento eccellente per una rapida ed efficace configurazione delle impostazioni al trasmettitore e al ricevitore, incluse le impostazioni di equalizzazione, con la semplice osservazione della migliore apertura dell'occhio. Il PRBS-31 può essere il pattern ideale e definitivo per caratterizzare il canale, ma possiede uno spettro di transizione più ampio rispetto a quanto si vedrebbe seguendo il normale protocollo Serial RapidIO in fase di runtime. Come già detto, generatori e controllori di pattern Prbs non sono richiesti nella specifica Serial RapidIO. Il Ber in fase di runtime nel sistema Serial RapidIO è inferiore rispetto a quanto si vedrebbe dal pattern Prbs Determinare il Ber di sistema in fase di runtime è senz'altro più facile con i contatori di errori di decodifica 8b/10b a standard Serial RapidIO Gen2.
