Interfacce video per l’auto di prossima generazione

CAR INFOTAINMENT –

I chipset SerDes di National Semiconductor rispondono ai rigidi requisiti delle interfacce dei display a bordo delle auto, per quanto riguarda la velocità di trasmissione dati elevata, il cablaggio ultrasottile, il condizionamento avanzato dei segnali, la testabilità e le emissione di Emi ridotte.

Secondo Ims Research il numero di poggiatesta con video a bordo delle auto crescerà da 8,5 milioni di unità nel 2006 a 26,6 milioni di unità nel 2015. Per poter presentare le informazioni al conducente in modo che non si distragga dalla strada, i display dovranno essere installati in posizioni distanti dal poggiatesta, ad esempio nell'area superiore della console centrale, nella plancia strumenti o come display a testa alta, che proiettano verso il retro del parabrezza. Le interfacce video, che uniscono le sorgenti grafiche e i pannelli, si stanno via via convertendo dalla tecnologia video analogica al formato video digitale Rgb di qualità superiore, che è l'interfaccia standard usata all'interno dei display Lcd. Mentre per le applicazioni che fanno uso dei display frontali le lunghezze dei cavi sono di circa 1-3 metri, le unità di entertainment applicate ai sedili posteriori possono richiedere un cavo che raggiunga gli 8 metri e oltre. Queste connessioni, che supportano velocità di trasmissione nell'area del Gigabit/sec, ben al di là delle velocità di trasmissione delle schede di rete convenzionali per automotive, possono essere servite bene con soluzioni SerDes Serializer/Deserializer di tipo punto-a-punto. Questi chipset riducono notevolmente l'utilizzo di fili di trasferimento e di pin di connessione rispetto all'alternativa di dover trasportare un bus video ampio parallelo, offrendo così enormi vantaggi a livello di sistema. I chipset SerDes DS90UR905/6 e DS90UR907/8 sono stati sviluppati da National Semiconductor per rispondere ai requisiti particolarmente rigidi delle interfacce dei display a bordo delle auto, in termini di velocità di trasmissione dati elevata, di cablaggio ultrasottile, di condizionamento avanzato dei segnali, di testabilità e di emissione di Emi ultra-ridotte. Rappresentano le prime soluzioni di SerDes con clock interno, che si estendono da risoluzioni che vanno dal Quarter Wide Vga(400 x 240) fino all'Xga (1024 x 768) con una profondità dei colori di 24 bit. Questa ampia gamma di frequenze di clock dei pixel consente ai produttori di auto di utilizzare un'unica soluzione di interfaccia video display digitale per il loro intero portafoglio di modelli di autovetture, dai piccoli pannelli con gruppi strumentazione, per andare verso i display Lcd situati al centro della plancia, fino ai display Rse (Rear Seat Entertainment) di formato più grande.

Le applicazioni video e il concetto di SerDes
L'applicazione di riferimento per i componenti SerDes è un'interfaccia Flat Panel Display Link che connette un host grafico ad un display attraverso un lungo cavo seriale. Esempi tipici vanno dai Central Information Display (CID), ai pannelli con gruppo strumenti, agli Lcd per l'intrattenimento all'interno del poggiatesta, o i moduli pieghevoli dal tetto per i passeggeri ai sedili posteriori. Questi nuovi chipset sono parte della famiglia di prodotti “FPD-Link II” di National Semiconductor, e traducono 27 bit dei segnali digitali di controllo del colore Rgb e delle temporizzazioni da una sorgente video all'interno di un flusso dati seriale singolo, con le informazioni sul clock interno trasmesse attraverso una coppia di cavi intrecciati. I chipset fanno uso di segnali differenziali ad alta velocità a livello di I/O: il segnale reale è trasmesso al terminale “vero” (positivo) mentre la copia negata del segnale di polarità inversa è trasmessa al terminale “complementare” (negativo). Oltre ai bit del colore e delle temporizzazioni esiste un'interfaccia di controllo opzionale I2C (Inter-Integrated Circuit), come alternativa alle opzioni di configurazione del componente attraverso il collegamento convenzionale dei pin. I chipset sono in grado di supportare applicazioni con profondità di colore da 18 o 24 bit per pixel. I display a colori usano 3 sottopixel - rosso, verde e blu - per definire un singolo pixel. Con 18 bit per pixel (6 bit per il rosso, 6 bit per il verde, 6 bit per il blu) otteniamo 262 mila colori. Gran parte degli occhi umani possono vedere più di 10 milioni di colori, il che spiega la tendenza a usare profondità di 24 bpp, fornendo oltre 16 milioni di colori possibili per un'esperienza utente più ricca e gradienti di colore più morbidi. L'intervallo del clock dei pixel è stato progettato per essere estremamente ampio, da 5 MHz fino a una frequenza di 65 MHz. Questo si traduce in velocità di linea seriali che vanno da 140 Mbps fino a 1,82 Gbps, coprendo tutte le principali risoluzioni dei display automotive. I segnali Lvcmos paralleli di ingresso e di uscita possono essere allineati in modo flessibile rispettivamente al fronte in salita o in discesa dell'ingresso del trasmettitore sincrono o del clock recuperato in uscita del ricevitore. Questa caratteristica semplifica parecchio l'interfacciamento sia del serializzatore verso un controllore grafico, sia del deserializzatore verso un controllore della temporizzazione dell'Lcd. I chipset SerDes non richiedono alcun riferimento esterno del clock (quarzo o oscillatore), per presincronizzare il Pll del ricevitore all'interno di una determinata banda di frequenza attraverso il clock parallelo del trasmettitore. La sincronizzazione è anche garantita durante la trasmissione di tutti gli schemi possibili di dati casuali, cui ci si riferisce con la caratteristica “blocco dei dati casuali”. Questo non solo fa risparmiare in costi a livello di sistema per i componenti di riferimento, ma elimina anche un'altra sorgente potenziale di Emi. Inoltre questa capacità consente la “connettibilità a caldo”, ossia consente l'asserimento/de-asserimento del flusso di dati seriale verso il deserializzatore senza alcuna sequenza o schemi di apprendimento particolari. Una volta che il ricevitore del PLL è agganciato alla frequenza del trasmettitore, questa è indicata dal pin indicatore Lock in uscita, che assicura l'integrità dei dati alle uscite del ricevitore. Il chipset DS90UR907/8 possiede tutte le caratteristiche in comune con il chipset DS90UR905/6, con la differenza che gli ingressi e le uscite non sono più bus paralleli con i segnali Lvcmos, ma secondo lo standard industriale aperto “FPD-Link”. Molti controllori grafici allo stato dell'arte, controllori di temporizzazione del display, Asic e Fpga supportano questo “primo livello di serializzazione”, che fa uso di tre canali dati per una profondità di 18 bpp o 4 canali dati per 24 bpp, ciascuno dei quali con un canale per il clock parallelo. La trasmissione dei segnali elettrici avviene in base allo standard Lvds (Low Voltage Differential Signaling). I vantaggi legati all'uso di questa opzione di interfaccia, al posto di quella Lvcmos convenzionale, sono i livelli inferiori di Emi attraverso la trasmissione differenziale dei segnali e la riduzione del numero dei pin dei componenti.

Carico utile dell'FPD-Link II
All'interno di ciascun ciclo di clock dei pixel, 28 “sotto-simboli” sono multiplexati nel tempo sugli I/O differenziali all'interno del flusso di dati seriale. Il carico utile embedded contiene 24 bit di colore, tre segnali di temporizzazione oltre ai bit di controllo. La velocità di linea sull'interconnessione è 28 volte il clock dei pixel. A 65 MHz questo si traduce in 1,82 Gbps. Il flusso di dati seriali è strutturato con un bit principale “CLK1” Alto e un bit d'uscita “CLK0” Basso. Questi assicurano una transizione coerente Basso-Alto fra ciascuna trama verso cui il Pll deserializzatore può sincronizzare ed estrarre le informazioni sul clock interno. Due bit di gestione, i bit “DCA” e “DCB”, sono posizionati al centro di ciascuna trama. Questi comprendono i segnali di temporizzazione inclusi all'interno delle transizioni dei bit DCA e DCB. I bit del carico utile sono resi casuali, bilanciati e mischiati per la riduzione delle armoniche Emi e per ottenere una migliore qualità del segnale, stabilendo al contempo un bilanciamento in DC per l'accoppiamento in AC. Essendo le connessioni con cavi di lunghezze maggiori soggette a grandi spostamenti del potenziale di massa fra i moduli di trasmissione e di ricezione, lo schema di interfacciamento per l'accoppiamento in AC fornisce il disaccoppiamento potenziale, facendo uso di condensatori in serie nelle linee di trasmissione. Un encoder per il bilanciamento in continua nel serializzatore e un decoder corrispondente per il bilanciamento in continua nel deserializzatore assicurano una dispersione uniforme fra i bit Alto e Basso sulla connessione seriale, il che impedisce gli effetti Isi (Inter-Symbol Interference) e il blocco degli schemi statici attraverso la capacità. Poiché i condensatori vengono usati su entrambi i lati, si garantisce anche la protezione dai cortocircuiti degli ingressi/uscite, nel caso in cui un cavo possa spezzarsi o mostrare cortocircuiti verso massa o la tensione di rete su scheda. La casualizzazione ed il mescolamento garantiscono almeno buone aperture del diagramma ad occhio, minimizzando al contempo le Emi alle interconnessioni. Nel complesso l'efficienza di codifica è superiore all'85%.

Un condizionamento migliore dei segnali
Le tecniche di condizionamento dei segnali sono essenziali al fine di gestire distanze di interconnessione lunghe a velocità di trasmissione dati molto alte. Al lato serializzatore è realizzata una funzione di De-Enfasi. Esiste una serie di transizioni di bit, che iniziano con uno schema che va da uno 0 ad un 1 e quindi a 000 ed infine ad un altro 1. In cima al grafico sono mostrate le forme d'onda asimmetriche, da come può essere misurato ai terminali in uscita corrispondenti al segnale reale e a quello invertito rispetto al livello di massa. Sul fondo è mostrato un segnale differenziale, che corrisponde all'escursione della tensione differenziale al lato dell'ingresso del ricevitore attraverso i suoi terminali. Per la prima transizione, il primo segnale inviato è uno 0 che effettua l'escursione completa del segnale differenziale. La transizione successiva è un 1 singolo, ancora con la piena escursione della tensione. Segue una serie di 0 nelle trame temporali C, D ed E. È presente l'escursione completa sul primo 0. Con il secondo e il terzo 0 nella sequenza, corrispondenti alle fasce temporali D ed E, l'ampiezza tuttavia si riduce e il segnale è “de-enfatizzato”. Di conseguenza, la carica statica all'interno del cablaggio, che altrimenti si formerebbe nel tempo, è limitata. Questo rende possibile un'altra transizione completa verso il bit 1 finale inviato nell'intervallo temporale F. La funzione di De-Enfasi in generale bilancia il contenuto di energia dei segnali ad alta frequenza rispetto a quelli a bassa frequenza nelle linee di trasmissione. L'impatto complessivo è una chiara apertura del diagramma ad occhio del segnale con transizioni di singoli bit che seguono lunghe sequenze di 1 o 0. Il livello di De-Enfasi è programmabile per regolare il livello ottimale di compensazione del cavo specifico. Non ultimo, la caratteristica di De-Enfasi funziona bene con la caratteristica regolabile Vod, ossia l'opzione di raddoppiare la tensione di uscita differenziale (Vod) per tratti di cavi lunghi. In seguito, la De-Enfasi non diminuisce troppo l'ampiezza del segnale per l'ingresso del ricevitore per poter ancora recuperare il segnale. Al lato dell'ingresso del deserializzatore è stato integrato un equalizzatore di cavo. Questa funzione si comporta come un filtro di blocco passa-alto verso i segnali di ingresso ed inverte in parte gli effetti del filtro passa basso causati dal mezzo di trasmissione, rigenerando al contempo l'intera ampiezza del segnale. Questo equalizzatore è programmabile da 1.5dB fino a 12dB di guadagno. Naturalmente, tutte le caratteristiche migliorate per il condizionamento dei segnali possono essere usate combinate fra loro per determinare un'apertura sufficiente del diagramma a occhio con cavi lunghi, al fine di recuperare i dati senza errori.

Temporizzazione a spettro espanso
Il deserializzatore è potenziato con un generatore di clock a spettro espanso integrato e configurabile. Al bus di uscita del ricevitore, questo porta ad una leggera variazione della frequenza del clock in uscita e dello spettro dei dati nel tempo ad una velocità di modulazione molto bassa di un paio di decine di KHz. La variazione di frequenza può aver luogo attorno alla frequenza centrale del clock nominale dei pixel “modulazione estesa centrale”), o verso frequenze inferiori (“modulazione verso velocità più basse”). L'estensione dello spettro può essere ampia anche di più o meno il 2%. Anziché commutare tutte le uscite allo stesso istante temporale e ad una frequenza costante, mostrando al contempo una banda stretta di rumore di radiazione, la sincronizzazione a Spettro Espanso distribuisce l'energia di picco su un intervallo spettrale ampio, riducendo così in modo significativo il livello di rumore dovuto alle Emi. Con tutti i dati in uscita sincronizzati al clock in uscita, sia i dati, sia il clock sono estesi in modo efficace. In particolare con l'opzione di interfaccia Cmos a bassa tensione al ricevitore DS90UR906, questa funzionalità può ridurre drasticamente la radiazione elettromagnetica.

Una diagnostica migliorata
Un'altra caratteristica è il Bist (Built-In Self Test). In questa modalità il trasmettitore invia una Sequenza di Bit Pseudo Casuali (PRBS). Il ricevitore genera internamente la stessa sequenza e la confronta con lo schema di bit ricevuto. L'utente controlla la durata del Bist per poter trovare il miglior compromesso fra il tempo complessivo legato al test e il tasso di errore più basso che deve essere verificato. Il pin Pass commuterà in base al clock quando incontrerà carichi utili con errori sui bit. Il risultato finale del Bert (Bit Error Rate Test) è effettuato sul pin Pass. Se il test ha esito negativo, significa che hanno avuto luogo uno o più errori al carico utile. Il Bist non richiede alcun tipo di generatore di dati né sistemi di registrazione dei dati o sistemi di misura al terminale più distante della connessione. La modalità Bist può essere usata presso lo stabilimento di produzione delle autovetture per collaudare un sistema e per controllare il funzionamento della connessione. Può anche essere usata come un banco di prova durante lo sviluppo del sistema, inviando i dati attraverso la connessione senza una sorgente video, applicando solo un segnale di clock al trasmettitore. Durante l'assistenza o la ricerca guasti, è possibile effettuare il collaudo del sistema, per validare che la connessione sta funzionando ed isolare il problema al lato host o al lato display. Da ultimo, mentre l'auto è avviata, l'interfaccia del display può essere controllata regolarmente verificandone la connettività.

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