Una miniera di innovazioni

INTELLECTUAL PROPERTY –

Una panoramica su alcune delle novità presentate in occasione del convegno IP 07, tenutosi a Grenoble lo scorso dicembre. Oltre a proporre una serie di “core” innovativi, il ricco programma delle relazioni tecniche ha affrontato anche alcuni aspetti di interesse generale per l’industria elettronica.

La diffusione dei system-on-chip ha spostato ancora di più verso il silicio il baricentro dell’innovazione nell’industria elettronica, aumentando l’importanza della intellectual property come veicolo di nuove tecnologie. Per questo il convegno IP 07, tenutosi lo scorso dicembre a Grenoble, può essere considerato una vera miniera di innovazioni potenzialmente interessanti anche per coloro che progettano e realizzano sistemi elettronici in Italia. L’evento, inoltre, costituisce una vetrina per il lavoro di tante menti brillanti che operano in aziende e università di tutto il mondo. A questo proposito è interessante osservare che oltre un quarto delle relazioni tecniche presentate a Grenoble (ventinove, su un totale di circa cento) proviene dall’India. Significativa, inoltre, anche la partecipazione di autori brasiliani. In questo articolo forniremo una sintetica panoramica di alcuni lavori presentati alla IP 07 che ci sono sembrati particolarmente interessanti.

I blocchi di IP

Molte relazioni, ovviamente, hanno avuto per oggetto nuovi blocchi di IP. Un gruppo di ricercatori giapponesi propone un core IP rivolto al rilevamento di volti umani che si caratterizza per la piccola area di silicio occupata (0,79 millimetri quadri) e il basso consumo (29 mW). Va precisato che la funzione svolta dal core non consiste nel riconoscimento di una particolare persona, bensì nell’individuazione di qualunque faccia all’interno di un’immagine. Questa funzione può essere usata, ad esempio, nelle fotocamere, per regolare la messa a fuoco. L’applicazione nei sistemi portatili spiega l’importanza della riduzione dei consumi.
Dall’università di Pune, in India, giunge la proposta di un moltiplicatore basato su un’architettura pipeline che, abbreviando i tempi dell’operazione, ne riduce anche i consumi energetici. Altri autori indiani – operanti, in questo caso, in una sede di Freescale – hanno ideato un PLL totalmente digitale, caratterizzato da consumi ridotti.
La sede di STMicroelectronics situata proprio a Grenoble ha presentato il progetto di un SoC per set-top box satellitare Hdtv, basato su un’architettura che combina due tipi di interconnessioni interne: il bus denominato STBus e la tecnologia VSTNoC. Quest’ultima rientra nel campo delle soluzioni NoC (Network On Chip), di grande attualità, che puntano a risolvere i problemi tipici delle tradizionali connessioni interne tramite una tecnica simile a quella usata nelle reti. I dati che viaggiano da un blocco all’altro, all’interno dello stesso chip, sono infatti divisi in pacchetti, ciascuno dei quali possiede un proprio indirizzo.
Il progetto presentato da un gruppo di ricercatori dell’università di Parma e della società Silis riguarda invece un convertitore analogico-digitale a 6 bit con architettura time-interleaved ad approssimazioni successive, che si caratterizza per la capacità di conciliare alta frequenza di campionamento (1,2 GHz) e basso consumo (16 mW).
I limiti propri del bus Can sono stati al centro del lavoro presentato da un gruppo di ricercatori portoghesi, che hanno proposto un’architettura implementata su Fpga per migliorare soprattutto l’affidabilità nelle applicazioni in tempo reale.
Va segnalata, infine, la relazione tramite cui l’Agenzia Spaziale Europea ha illustrato la propria attività di fornitore di IP. Il catalogo di Esa comprende dodici core, tra cui vari codec e un microprocessore compatibile con Sparc.

I sistemi senza clock

Uno dei temi ricorrenti nelle relazioni presentate alla IP 07 è costituito dalla realizzazione di sistemi asincroni, cioè privi di clock. Wipro Technologies (India) ha presentato il progetto di un processore Risc asincrono e di un co-processore per l’algoritmo Cordic, anch’esso privo di clock. Secondo Wipro, i sistemi asincroni permettono di ridurre i tempi di elaborazione (perché consentono di evitare il problema dello “skew”, dovuto ai diversi tempi di propagazione del segnale nelle varie parti del chip) e di diminuire i consumi (perché il clock provoca commutazioni anche nei circuiti che non sono interessati da una particolare operazione). Dalla sede indiana di Freescale giunge invece una descrizione delle tecniche utilizzabili per realizzare circuiti asincroni. Secondo quanto previsto dalla legge di Moore, nel 2016 i chip saranno realizzati in geometria 22 nm e avranno frequenze di clock dell’ordine di 28,7 GHz. Si ritiene che i normali bus non potranno operare in condizioni così estreme; diverrà quindi indispensabile utilizzare tecniche asincrone per realizzare le interconnessioni interne. Nei chip asincroni la comunicazione tra blocchi diversi impiega tecniche di handshake locale.

Autenticità dei chip e sicurezza dei dati

Notevole rilievo ha avuto anche il tema della difesa della proprietà intellettuale, sia essa rappresentata dai progetti dei dispositivi o dai dati che sono memorizzati al loro interno. La società britannica Algotronix propone un sistema per verificare l’autenticità dei chip, cioè per accertare che un certo dispositivo corrisponda realmente al codice riportato sul contenitore e non sia invece un clone, uno scarto o altro. Il sistema è basato sull’integrazione di un piccolo circuito che è in grado di comunicare senza contatto con una sonda esterna tramite lievi variazioni della temperatura del chip. Il breve codice così trasmesso permette di recuperare la carta d’identità del dispositivo tramite un database su web.
Da una delle sedi indiane di Freescale giungono suggerimenti per porre rimedio ai problemi di sicurezza derivanti dalla permanenza dei dati nelle Sram. Benché volatili, infatti, le Sram possono “bruciarsi” parzialmente e quindi conservare tracce permanenti dei dati in esse memorizzati, anche in assenza di alimentazione. Un problema non trascurabile se i dati in questione sono chiavi crittografiche. Il fenomeno si aggrava alle basse temperature, tanto che a zero gradi una Sram senza alimentazione può conservare tracce dei dati per ben tre anni. Una delle tecniche proposte consiste nello spostare continuamente le chiavi crittografiche all’interno della Sram, scrivendo nella vecchia locazione un numero binario complementare, per evitare di “bruciare” le celle. Un’altra tecnica consiste nello scrivere nella Sram un numero casuale, al posto della chiave crittografica, subito prima dello spegnimento del sistema.
La società californiana Kilopass propone invece di memorizzare le chiavi crittografiche in una memoria non-volatile dotata di caratteristiche tali da non poter essere letta dai malintenzionati, nemmeno con le tecniche di attacco che analizzano la struttura fisica del chip. Si tratta di una speciale tecnologia Cmos antifuse, nella quale le modificazioni fisiche che determinano il passaggio dallo stato 0 allo stato 1 sono costituite da piccolissime perforazione dell’ossido isolante, non rilevabili da alcuno strumento.

Progettazione, verifica e collaudo

Numerosi lavori sono stati dedicati al processo di progettazione, verifica e collaudo dei SoC. Una relazione di Wipro Technologies (India) ha avuto per oggetto un metodo per implementare sistemi complessi su Fpga, con particolare riferimento ai prodotti Xilinx. Il lavoro prende le mosse dalla constatazione delle difficoltà legate alla realizzazione di implementazioni funzionanti. Ad esempio, nei progetti molto densi i ritardi calcolati dopo la fase di posizionamento-sbroglio possono risultare da quatto a nove volte superiori rispetto ai ritardi logici, mentre la frequenza massima scende a un terzo o un quarto della stima effettuata in sede di sintesi.
Ancora da Wipro Technologies giunge un metodo per calcolare in modo approssimativo il numero di gate all’inizio di un nuovo progetto SoC, quando è disponibile solo la descrizione della microarchitettura. La precoce disponibilità di questo dato consente di valutare soluzioni alternative e di avere indicazioni di massima sull’area di silicio occupata e sui consumi. Il metodo proposto ha un margine di errore del 10-15%.

Altre innovazioni

Concludiamo con due lavori riguardanti temi di vario interesse. Per quanto riguarda la IP “open source” (cioè sostanzialmente gratuita, in modo analogo a quanto accade nel mondo del software con prodotti come Linux), un gruppo di ricercatori di una università malese ha presentato un SoC su Fpga comprendente il processore DLX e il bus Wishbone. Una relazione presentata dalla sede di Singapore di Infineon affronta invece il tema del design-for-analysis, cioè la necessità di prevedere apposite strutture nel chip per facilitare la comprensione delle cause di un guasto. L’analisi dei guasti, che viene compiuta esaminando il chip con apparecchiature molto sofisticate, diviene sempre più difficile a causa della complessità dei dispositivi, che oggi impiegano molti strati di metallizzazione. Analogamente a quanto avviene per i circuiti stampati, anche nei chip possono essere create minuscole piazzole di test (2 micron di lato) che consentono l’uso di microsonde. Per facilitare l’analisi sulle Sram integrate nel chip, inoltre, è consigliato indicare l’orientazione della memoria tramite apposite incisioni nel silicio.

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