Un sistema Eda per chip a 32 nm

PROGETTAZIONE –

L’ultima versione del sistema di progettazione Cadence per chip digitali, rivolto alle geometrie a 45 e 32 nm e alla riduzione dei consumi, è stato pensato per sfruttare nel miglior modo possibile i moderni computer dotati di più processori.


Cadence ha recentemente presentato la nuova versione di Encounter, il proprio sistema software per la progettazione di circuiti integrati digitali e mixed-signal. L'aggiornamento si rivolge in particolare ai moderni chip realizzati in geometrie a 45 e 32 nanometri, comprendenti oltre cento milioni di transistor e operanti a velocità superiori a 1 GHz, dispositivi spesso caratterizzati da stringenti requisiti di contenimento dei consumi e grandi porzioni a segnali misti. Cadence definisce Encounter con l'espressione “sistema di implementazione digitale”, perché - come ha spiegato a Selezione di Elettronica il responsabile di questa linea di prodotti, David Desharnais - gli utilizzatori tendono a usare il termine “progettazione” solo per la parte di front end. Il sistema Encounter, invece, comprende l'intero flusso che va dalla descrizione RTL fino alla generazione del file GDSII, utilizzato per trasmettere alla fonderia il progetto fisico del dispositivo. La nuova versione del sistema Cadence si caratterizza per una serie di innovazioni finalizzate a raggiungere due risultati coordinati: da un lato sfruttare nel miglior modo possibile la potenza di elaborazione offerta dai moderni computer multiprocessore, dall'altro lato utilizzare questa potenza per risolvere i nuovi problemi posti da geometrie di fabbricazione sempre più piccole e da requisiti di consumo sempre più stringenti.

Ottimizzato per i computer multiprocessore
Lo sfruttamento ottimale delle risorse offerte dai computer multiprocessore è un tema di grande attualità nell'industria Eda e pone problemi tecnici tutt'altro che banali. In pratica le tecniche di parallelizzazione offrono vantaggi nettamente inferiori rispetto ai casi teorici. Si tratta di un problema noto nel mondo dei computer come “legge di Amdahl”. La differenza tra teoria e pratica è dovuta sia alla presenza di un residuo di codice che non può essere parallelizzato, sia alle operazioni necessarie per scomporre e ricomporre il codice che viene suddiviso in porzioni parallele. Cadence ha affrontato questo problema tramite una particolare architettura che consente di ridurre il problema della frammentazione della memoria. Grazie a questo accorgimento (che può essere applicato anche ad altri tipi di software, non solo ai sistemi Eda), la società è riuscita ad ottenere risultati molto interessanti: in particolare, nel caso di un computer dotato di quattro Cpu, l'aumento medio delle prestazioni del software raggiunge un fattore 3,2. Le singole fasi del flusso di progettazione sfruttano in modo diverso le risorse hardware parallele e pertanto anche i relativi aumenti di prestazioni presentano fattori diversi.

Le innovazioni
Grazie anche alla maggiore potenza di elaborazione resa disponibile dai computer multiprocessore, la nuova versione di Encounter offre innovazioni su più fronti. Per quanto riguarda l'aspetto della “design closure” (il raggiungimento di una versione del progetto capace di soddisfare contemporaneamente tutti i vincoli), oltre ai vantaggi legati dalla citata architettura di memoria vanno ricordati la possibilità dell'ottimizzazione “multi mode-multi corner” sull'intero flusso; la tecnologia di Active Logic Reduction; le funzioni di esplorazione dello spazio del progetto che consentono di prevedere le dimensioni del die; e infine la sintesi automatica del floorplan, particolarmente utile poiché - in mancanza di strumenti adeguati - la fase di floorplanning presenta notevoli difficoltà e richiede molto tempo. Sul fronte delle tecniche utilizzabili per progettare chip a basso consumo, è stata realizzata un'estensione gerarchica del Common Power Format (lo standard utilizzato per descrivere gli accorgimenti volti a ridurre i consumi) ed è stata aggiunta la possibilità di usare tecniche come il “power shut-off”. Una terza area di innovazione concerne le soluzioni finalizzate specificamente alle geometrie più piccole, tra cui la possibilità di usare regole avanzate per i processi a 32 nanometri; tenere conto - nell'intero flusso di progettazione - delle esigenze legate alla litografia e alla CMP (chemical-mechanical planarizazion); effettuare l'ottimizzazione statistica; utilizzare le Tsv (Through-silicon Via), connessioni che attraversano l'intero chip in senso verticale e che sono necessarie per i package tridimensionali. Per quanto riguarda la realizzazione di dispositivi a segnali misti è stata migliorata l'integrazione con Virtuoso (il sistema Cadence per la progettazione custom) e sono state introdotte varie innovazioni tra cui la gestione unificata dei vincoli, un flusso rivolto al floorplanning delle aree a segnali misti, l'analisi del rumore nel substrato. Significative anche le novità sul fronte della signoff analysis. Va ricordato infine che sono state migliorate le funzioni del debugging delle temporizzazioni, con il controllo e l'ottimizzazione dei path difettosi e la possibilità di “cross probing” rispetto alla vista fisica del progetto. Potenziato anche il debugging del clock e degli aspetti riguardanti il consumo, con la possibilità di evidenziare le reti che consumano di più, effettuare analisi what-if ecc.

Aumento della produttività
Come ha spiegato David Desharnais, obiettivo della nuova versione di Encounter è ovviamente l'aumento della produttività nella progettazione di chip a 45 e 32 nanometri. A questo proposito Cadence ha diffuso le testimonianze rese da cinque aziende utilizzatrici (Kawasaki Microelectronics, Nemerix, Tilera, Faraday Technology e Stratosphere Solutions) che tramite Encounter hanno potuto realizzare chip molto complessi, senza ritardi rispetto alle tabelle di marcia prefissate.

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