Trend tecnologici e livelli di ESD

L'argomento ESD è noto a livello industriale dalla fine degli anni '70. Allora un gruppo di esperti si incontrarono negli USA per parlare del problema in occasione del primo simposio sull'ESD; era il 1978. I resoconti dell'incontro mostrano che gli operatori, usando dei polsini di controllo, caricavano fino a 2 kV. Per questo motivo fu l'industria a stabilire il valore minimo per l'ESD: 2 kV Human Body Model (HBM). Grazie agli standard internazionali (Mil-STD-1686 e CECC 00 015) sulla progettazione di un EPA (ESD Protected Area), la protezione degli ESD e la messa a terra degli operatori furono migliorati ulteriormente. Con questi standard anche i metodi di qualificazione degli elementi protettivi da ESD sono stati migliorati e i moderni polsini garantiscono oggi agli operatori un'efficace messa a terra riducendo il potenziale elettrico di un paio di volt. Implementare un EPA secondo i moderni standard come l'ANSI/ESD S20.20 o l'IEC 61340-5 permette di manipolare dispositivi elettronici con una robustezza di 100 V HBM.
D'altro canto, i requisiti di 2kV HBM rendono sempre più difficile la progettazione di elementi on-chip protetti da ESD. I requisiti sempre maggiori che riguardano le prestazioni dei circuiti integrati sono in contraddizione con i requisiti di una maggior robustezza all'ESD e danno come risultato l'aumento dell'area del chip e un ritardo nel time to market del prodotto finito, che ha come ovvia conseguenza una minor customer satisfaction. Discutendo circa la contraddizione insita nei requisiti di un'elevata robustezza all'ESD, requisiti che in ambito produttivo non siano più richiesti, nel 2006 è stato avviato un “Consiglio Industriale sui livelli target ESD” composto da esperti provenienti da tutto il mondo specializzati in progettazione e in controllo dell'ESD. Parallelamente, alcune aziende produttrici di semiconduttori hanno formato “Consiglio industriale sui valori di ESD”, allo scopo di stabilire e di raccomandare quello che è lo spettro di parametri ragionevoli per l'ESD. L'obiettivo era quello di definire i parametri dell'ESD per circuiti integrati per manipolazione e montaggio sicuro in aree protette e evidenziare i problemi legati alla tecnologia al silicio e alla progettazione dei circuiti integrati. Il Consiglio è composto oggi da rappresentanti delle aziende membri e da soci di varie realtà di supporto. Ci sono fornitori di IC, contract manufacturer (CM), produttori di tester ESD, consulenti ESD e aziende ESD IP. L'affluenza è in constante crescita.
Nel 2008 il Consiglio ha pubblicato un libro bianco sul problema HBM, documento che è stato adottato anche dal JEDEC, con il nome di JEP155. Nel 2009 il Consiglio ha pubblicato un secondo resoconto sul problema CDM e lo ha inviato alla JEDEC per essere incluso nei documenti JEDEC, ma il ballottaggio è ancora in corso. Di seguito i riassunti di entrambi i white paper illustreranno i risultati delle ricerche del Consiglio. È possibile scaricare entrambi i documenti dal sito del forum ESD tedesco (http://www.esdforum.de//de/white-paper/index.php) o dal sito dell'Associazione ESD americana (www.esda.org/aboutESDA.html).

Esempio di riduzione dei parametri HBM/MM ESD del componente

La sfida HBM
Problema: i livelli attuali degli obiettivi di qualificazione ESD in ambito industriale relativi all'HBM e all'MM sono intollerabili sia per quanto riguarda il livello di protezione richiesti in ambito produttivo, sia per quello che riguarda il livello di protezione che può essere oggi raggiunto nelle tecnologie IC più innovative, soprattutto quando si parla di circuiti ad alte prestazioni. Assistiamo spesso a numerosi fallimenti di test di qualificazione ESD basati sui parametri target che in realtà non hanno alcun peso come livelli di stress sul mondo reale. Questi problemi possiedono un impatto notevole sul time to market e sulla customer satisfaction.
Dati: mentre i requisiti di 2 kV di HBM normalmente oggi accettati sono stati fissati più di 20 anni fa, esistono prove evidenti del fatto che esista ora un livello sovrastimato in termini di metodi di controllo ESD che siano efficaci nel controllare differenze di potenziale <500 V e la mancanza di ogni ritorno significativo a livello ESD da parte di prodotti con prestazioni ≤2 kV. 
Proposta: il Consiglio propone oggi una riduzione dei livelli di ESD in termini di HBM e MM che siano più rispondenti alla realtà e che possano essere adeguati sia alla progettazione sia alla manipolazione/montaggio dei circuiti in aree protette ESD.

Esempio di riduzione dei parametri del CDM ESD del componente Riassunto

Sfida CDM
È ormai noto nell'industria IC che l'ESD Charged Device Model (CDM) sia il modello ESD che meglio illustri il livello degli eventi ESD di un componente durante le fasi di produzione e manipolazione dell'IC. A differenza dell'HBM, in cui le misure base di controllo ESD nel livello produzione assicurano un sicuro e realistico livello di sicurezza (1000 V HBM, come riportato nel White Paper I, “A Case for Lowering Component Level HBM/MM ESD Specifications and Requirements”), la protezione CDM richiede più controllo dei fenomeni ESD, come, per esempio, nella gestione del caricamento degli isolanti, allo scopo di assicurare, in una determinata fase del processo, livelli realistici di sicurezza per tutta la fase di progettazione.
È necessario comprendere alcuni aspetti importanti della sfida CDM:

1. Problemi nella progettazione e sviluppo dell'IC, che derivano da: ridimensionamento della tecnologia al silicio, dai parametri per la progettazione di un IC ad alta velocità e dalla tendenza a sempre maggiori dimensioni del blocco IC. Si veda il punto 2 per maggiori dettagli. Questi problemi stanno inibendo la tradizionale metodologia di progettazione degli ESD che deve rispondere comunemente al livello di 500 V CDM. Questo è particolarmente vero nel caso della progettazione di pin ad alta velocità e ad elevate performance, che mostrano limitazioni nei picchi di corrente di scarica del CDM. Di conseguenza, le progettazioni sono limitate a 2-6 Amps di corrente di picco CDM, che si traducono in una tensione del CDM pari a 200-400 V di CDM per molti prodotti ad alta tecnologia (dipendenti dal numero dei pin presenti). La Tabella 2 illustra casi rappresentativi che mostrano la limitazione del picco di corrente per la protezione del CDM basata sui problemi riscontrati nella progettazione dei pin ad alta velocità, compresi i relativi livelli di tensione del CDM.

2. Parametri del CDM di 500 V o maggiori. Non possono essere rispettati in modo costante per le ragioni descritte sopra, ragioni che spesso portano a ritardi nella qualificazione e nel time-to-market. La situazione più importante dovrebbe essere che i progetti spesso non supportano i precedenti livelli e che, con i metodi di controllo CDM ora disponibili, non c'è bisogno di livelli CDM superiori che rendano i progetti incompatibili con le performance del circuito.

3. Metodi di controllo del CDM ESD allo stato dell'arte attualmente disponibili in ambito industriale. Questi controlli assicurano sicura manipolabilità per i dispositivi con livelli di tensione CDM inferiori a 100 V. Grazie a questo lavoro, sono emerse numerose problematiche che è bene prendere in considerazione prima di raccomandare un livello di CDM considerato sicuro e pratico.
A.    I dati sul ritorno di campo ottenuti da 11 miliardi di dispositivi IC mostrano che il customer return può verificarsi con prodotti di livelli CDM compresi fra 200 V e 2000 V. In questi casi il controllo del CDM nei centri di produzione è più importante di uno specifico livello target di performance.
B.    Problemi sul campo possono verificarsi anche quando non venga stabilito in fase di durante la pre-qualificazione un controllo di CDM appropriato. Questi problemi possono essere ovviati correggendo i metodi di controllo CDM nelle fasi critiche del processo piuttosto che trovare il modo di far passare ai progetti delle tensioni superiori rispetto a quelle predeterminate.
C.    Le misure di controllo CDM sono disponibili a livello industriale sono create per rispettare la sicurezza nelle fasi di produzione e di utilizzo con tensioni di 100 V o superiori. Ciò significa che i prodotti progettati per livelli di CDM compresi tra i 250 e i 500 V sono ugualmente sicuri e affidabili.
D.    Perciò, ogni prodotto con un livello del CDM di 250 V o superiore può essere maneggiato con sicurezza e affidabilità in un ambiente con misure base di controllo CDM. Questo livello di protezione dovrebbe impattare al minimo sulla progettazione e sulle performance richieste dai circuiti integrati e renderli compatibili con i trend tecnologici del momento.
E.    Poiché la tecnologia degli Ic è in continua evoluzione, il miglioramento del controllo CDM dovrebbe essere costante e sempre più innovativo.

4. Livelli di CDM raccomandati: Sulla base degli studi realizzati, possiamo affermare che è raccomandabile un livello di CMD pari a 250 V, così come illustrato nella Tabella 3. I dispositivi con un livello di CDM inferiore dovrebbero utilizzare ulteriori misure di controllo, soprattutto durante la pre-qualificazione.

5. Futura roadmap per i continui cambiamenti nella tecnologia del silicio. Poiché la tecnologia si sta spingendo sempre più intorno verso i 22 nm e oltre, anche il livello di sicurezza raccomandato (250 V) non sarà compatibile con il progetto a causa di effetti che riguardano appunto i cambiamenti nella tecnologia e la sempre maggiori velocità circuitali (40 Gb/sec o più). Immaginiamo quindi che nei prossimi cinque anni, i livelli di CDM entro il range dei 125 V potrebbero diventare i nuovi target da raggiungere. Di conseguenza, i sempre migliori controlli sul CDM e il monitoraggio delle aree di produzione devono diventare una pratica di routine. A giudicare dai metodi di controllo in produzione e dall'esperienza maturata fino a oggi nell'industria, questo non rappresenterà e non potrà rappresentare un problema. Inoltre, il controllo CDM a 50 V ha già dato ottimi risultati in alcune aree della produzione. Un costante miglioramento nei metodi di controllo CDM attestati sui 50 V, non è solo importante, ma è fondamentale per il futuro delle tecnologie IC.

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