Il salto a 7 nanometri: rischi o vantaggi?

Il nodo a 7 nanometri è il più avanzato processo produttivo attualmente disponibile sul mercato. Questo nodo tecnologico sostanzialmente sfida le premesse di base di una progettazione basata sui margini e al tempo stesso, sposta i limiti in termini di potenza e prestazioni a disposizione dei progettisti. Il nodo a 7 nm, che rappresenterà il driver dei semiconduttori per il prossimo futuro, ha indotto gli ingegneri a rivedere totalmente le proprie strategie di implementazione dei progetti avvalendosi della simulazione sin dalle prime fasi di progetto. Nei semiconduttori, potenza e prestazioni sono sempre stati elementi in contrapposizione nella progettazione dei System-on-Chip. Il vantaggio di utilizzare un nodo di processo a 7 nm consiste nella possibilità di operare a una tensione molto inferiore senza compromettere le prestazioni, soprattutto a causa della aumentata corrente che un singolo transistore può pilotare. Oltre a questo, la corrente di leakage caratteristica di questo nodo è molto inferiore rispetto a quella di un processo tecnologico basato su di un’architettura Cmos planare. Le peculiarità che definiscono il nodo di processo a 7 nm contribuiscono a renderlo una ottima scelta per i progetti di SoC avanzati, sia per i produttori di dispositivi integrati che per le aziende fabless. Solitamente la migrazione a un processo più scalato è accompagnata da una diminuzione del costo per transistor su unità di area. Nel processo a 7 nm, la tendenza della riduzione delle geometrie si appiattisce e la complessità della litografia delle maschere aumenta, rendendo il costo per transistor significativamente superiore a quello delle generazioni precedenti. Le aziende di semiconduttori fabless necessitano di prodotti con margine più elevato o di volumi significativamente maggiori per compensare il costo richiesto dalla progettazione a 7 nm. Inoltre, è importante che le prestazioni del chip aggiungano un valore significativo al prodotto stesso. In tali condizioni, il costo di un chip a 7 nm è estremamente elevato e le aziende fabless si trovano a dover continuamente soppesare rischi e vantaggi legati al passaggio a questo nuovo nodo tecnologico.

La mitigazione del rumore

La mitigazione del rumore sulle tensioni di alimentazione rimane una delle maggiori sfide per i design in 7 nm. Per poter sfruttare la diminuzione quadratica della potenza dinamica in funzione della tensione, i team di progettazione si spingono fino basse tensioni di alimentazione come a 470 mV. Allo stesso modo, la tensione di soglia dei transistori è rimasta costante sui nodi di processo precedenti. Questa combinazione tra diminuzione della tensione di alimentazione e la pressoché invariata tensione di soglia porta ad una rapida diminuzione del margine di rumore sulle alimentazioni per il nodo a 7 nm. I tradizionali approcci basati sui margini di progetto per il sign-off della caduta di tensione smettono rapidamente di funzionare in tali circostanze. La mitigazione del rumore sulle linee di alimentazione richiede una filosofia di progettazione dal basso per i 7 nm. Scegliere la libreria logica corretta, l’architettura della griglia di alimentazione, il numero di livelli di metallo, schema di clock e package appropriato, producono un effetto notevole sull’immunità al rumore del progetto. Le sfide per ottenere una corretta copertura di simulazione in grado di intercettare i fallimenti causati dal rumore sono insidiose. Iniziare con una robusta griglia di alimentazione per soddisfare tutti i requisiti di margine può essere un errore che può ripercuotersi successivamente sulla chiusura del timing e del routing, influenzando quindi la dimensione del design. È indispensabile dunque la messa a punto di una griglia di alimentazione coadiuvata da simulazioni che coprano tutte le modalità operative per guasti di commutazione locale e globale. Per migliorare l’affidabilità del sign-off, occorre profilare centinaia di scenari logicamente coerenti e simulare quelli con le migliori metriche di copertura. Le metriche di copertura possono riguardare comportamenti di commutazione, correnti di picco, resistenza, margini di timing o altri parametri. Questo non è un compito facile data la complessità degli attuali progetti di SoC. Le piattaforme come RedHawk-SC di Ansys possono profilare centinaia di scenari utilizzando un approccio basato su vettori di stimoli o vector-less per individuare eventuali “punti deboli” nella progettazione.

L’analisi di elettromigrazione

La simulazione di affidabilità per analisi di elettromigrazione e termica rappresenta un’altra sfida impegnativa nel campo della progettazione a 7 nm. L’architettura del transistore FinFet limita in modo significativo il percorso di conduzione termica - dalla struttura dei fin al substrato di silicio - per ogni transistor. Al tempo stesso, l’accoppiamento termico verticale tra gli strati di base e il metal routing aumenta anche a causa delle maggiori densità dei metalli a 7 nm. Queste caratteristiche termiche portano ad auto-riscaldamento localizzato, sia per i dispositivi che per i metalli, accelerando il degrado e impattando sulle prestazioni dei dispositivi. La quantità di tempo che i progettisti impiegano nel risolvere le violazioni EM si ripresenta a ogni nuovo nodo di processo e quello a 7 nm non fa eccezione. Ciò è dovuto principalmente all’approccio di verifica basato sui margini per l’elettromigrazione utilizzando una temperatura molto conservativa. L’overdesign causato dall’utilizzo di più metalli e via per risolvere le violazioni EM comporta una inevitabile riduzione delle risorse per il routing. Utilizzando RedHawk-CTA per il sign-off statistico di elettromigrazione considerando gli aspetti termici, i progettisti possono recuperare preziosa area sul chip e tempo impiegato per sistemare false violazioni di EM, riducendo significativamente i rischi di ritardi per il progetto.

I fenomeni di invecchiamento

I fenomeni di invecchiamento e variabilità del dispositivo rappresentano un’altra area critica per il nodo di processo a 7 nm. Comprendere gli effetti del Negative Bias Temperature Instability e degli Hot Carrier Injection sull’invecchiamento e le prestazioni del dispositivo permette di effettuare un importante controllo per tutti i nodi FinFet. Gli studi hanno dimostrato una forte relazione tra probabilità dei segnali e degrado delle prestazioni dovute all’invecchiamento. Per intercettare questo comportamento occorre una modellazione dettagliata delle librerie considerando Nbti e delle probabilità di segnale in funzione di vari carichi di lavoro a livello di SoC. Path-FX e Variance-FX di Ansys possono effettuare delle simulazioni considerando gli effetti della variabilità e dell’invecchiamento per aumentare l’affidabilità delle verifiche di sign-off per il nodo a 7 nm.

Modellazione accurata

Dati i ridotti margini di rumore a 7 nm, l’accuratezza nella modellazione degli IP e delle librerie logiche non può essere compromessa. Le celle standard dovrebbero essere caratterizzate in un’ampia gamma di livelli di tensione per catturare gli effetti delle basse tensioni sul consumo di corrente. I Multi-Bit Flip-Flop dovrebbero disporre di accurate correnti a livello di bit per una corretta distribuzione spaziale della richiesta di corrente. Gli IP analogici e le memorie devono inoltre possedere dettagliati modelli a livello transistor per una corretta distribuzione del consumo di corrente. Un’accurata modellazione della rete di distribuzione dell’alimentazione on-chip - così come di package e board - è altresì obbligatoria per il sign-off a 7 nm. Gli strumenti di estrazione on-chip devono disporre del supporto per regole di patterning multi-color, doppio e triplo ed essere certificate dalla fonderia. Inoltre, la modellazione dei package dovrebbe supportare l’accuratezza full-wave e una risoluzione per bump, in modo di catturare la variabilità spaziale. Piattaforme quali RedHawk e RedHawk-CTA forniscono regole di estrazione certificate dalla fonderia e la precisione necessaria per la modellazione del package.

Rompere i silos

La chiusura del timing, delle funzionalità, del power noise e delle problematiche di affidabilità sono tutte diverse fasi del processo di verifica di un chip e tipicamente sono effettuate con un approccio a silos: ossia a compartimenti separati. I margini e il sovradimensionamento hanno funzionato bene per queste fasi di verifica nei nodi tecnologici precedenti, senza impattare negativamente. Tuttavia, per i nodi a 16 nm e 7 nm, il tempo impiegato in questi passaggi di verifica indipendenti è aumentata in modo significativo, influenzando la pianificazione e il costo del progetto. Ad esempio, l’interdipendenza del power noise sulla chiusura del timing è incrementata significativamente nei design in 7 nm. Analogamente, è aumentata anche l’interdipendenza delle problematiche termiche su EM o della interdipendenza dell’invecchiamento del dispositivo sulla chiusura del timing. Se i team di progettazione non adotteranno nuove metodologie, le verifiche a compartimenti genereranno problemi a pianificazione e costi. Piattaforme quali SeaScape di Ansys che possono fornire una rapida copertura di simulazione e colmare il gap di analisi per tutti questi compartimenti saranno fondamentali per evitare l’overdesign al nodo a 7 nm.

Analitica in aiuto

La capacità di produrre informazioni efficaci traendole da grandi quantità di dati di simulazione rappresenta una parte importante della chiusura dei progetti a 7 nm. Gli strumenti tradizionali non dispongono della capacità di trasformare le metriche derivanti dai diversi strumenti in un’azione. Ad esempio, cercare di evitare che percorsi con basso margine di timing attraversino aree caratterizzate da alte cadute di tensione richiederebbe la conoscenza del timing di tutti i percorsi rispetto tutti gli scenari di caduta di tensione. Allo stesso modo, provare a reperire istanze con una corrente di picco elevata e con una connettività molto resistiva richiede la conoscenza della mappa di resistenza effettiva così come i modelli delle correnti in funzione del carico delle istanze. Utilizzando un approccio focalizzato di design-fixing con le informazioni derivate da queste analisi è il modo più efficiente per risolvere problemi a 7 nm. I team di progettazione possono fondamentalmente migliorare il modo in cui avviene la chiusura del design utilizzando una piattaforma con funzionalità integrate di analitica dei dati quale SeaScape, realizzata su un’architettura big-data scalabile, per ottimizzazioni multi-fisiche.

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