Il potere di ridurre la potenza

PROGETTAZIONE –

Raccogliere le sfide di una verifica a basso consumo per un progetto system-on-chip power aware utilizzando un simulatore che migliori la produttività.

Il mondo del silicio è diventato power-aware intorno ai
40 nm, non certo completamente spinto dall'obiettivo di prodotti più verdi. Gli
architetti, infatti non potevano più raddoppiare la frequenza di clock con ogni
nodo di processo, in quanto questa operazione richiede potenza ed essi,
semplicemente, non disponevano più del budget necessario. Le architetture SoC
dovevano quindi cambiare. Si implementarono più orologi asincroni per ottenere
la prestazione dai thread di esecuzione indipendenti, ma molti SoC dovevano
ancora diventare power-aware. Poiché l'industria elettronica d'avanguardia
spinge verso i 16/14nm e anche meno, le architetture di potenza divengono
naturalmente più complesse, ma questo fa parte della sfida. I team di punta
sanno che necessitano della tecnologia di verifica per SoC power-aware, ma i
team che stanno dietro avvertono, ora, la pressione ad utilizzare geometrie più
piccole e ad avere prodotti più verdi, il che li sta spingendo ad acquisire le
stesse abilità e la stessa tecnologia. Ora abbiamo tutti bisogno del potere di
ridurre la potenza.

La qualità è ottenuta dalla verifica

I primi simulatori power-aware apparvero nel 2005. Il
fatto che i moduli di controllo della potenza e i domini che essi interessano
sono definiti dalle caratteristiche fisiche ricavate dalla simulazione digitale
a cura degli standard Verilog e Vhdl rappresentava una sfida per i primi
strumenti.s Creati
inizialmente come strumenti esterni che analizzavano i file power-intent
applicandoli al simulatore tramite le interfacce di programmazione, i
simulatori power-aware si svilupparono per migliorare la prestazione tramite
l'implementazione del motore nativo, l'integrazione PLI rigorosa e la
pre-elaborazione power-aware. Ciascun approccio può essere applicato con
successo per simulare i SoC power-aware, sebbene vi siano alcune differenze nei
modelli di utilizzo e nel power intent supportato da ciascuno.
Pur essendo un elemento fondamentale, la simulazione non
è tutto ai fini della verifica. Considerate il seguente scenario. Se
architettiamo un SoC power-aware, relativamente semplice, con quattro domini,
tre spegnimenti di potenza e un dominio di modulazione della tensione con tre
stati, abbiamo solo quattro Pcm (Power control module) da progettare e
verificare. È qui però che si manifesta la differenza tra simulazione e
verifica. Noi possiamo simulare i Pcm in ciascuno stato di funzionamento ed
osservare che le forme d'onde sono corrette. Tuttavia, questa progettazione può occupare 24 possibili
modalità di potenza (2x2x2x3), di cui solo alcune sono indicate come legali. La
commutazione tra i nodi può essere controllata con una macchina degli stati,
complessa, che può essere definita parzialmente o totalmente nel software. Il
funzionamento corretto della macchina degli stati può essere subordinato all'alimentazione,
alla ritenzione e all'isolamento. Simulare i Pcm permette di catturare i bug di
controllo, ma queste complessità nascoste richiedono una verifica a basso
consumo. Fortunatamente disponiamo già di strumenti e metodologie
avanzate nella verifica funzionale che devono solo essere applicati a SoC
power-aware. Tutto comincia con il power intent - un file oppure una
serie di file che fornisce una specifica per la potenza. Questo è il punto
ideale dal quale generare il piano di verifica funzionale power-aware. Da qui
possiamo costruire/generare asserzioni e codificare i test Uvm (Universal verification
methodology)
Accellera ed eseguirli con i motori meglio adatti alla mansione. Per esempio possiamo applicare le asserzioni per
dimostrare la funzionalità Pcm senza una lunga simulazione. Possiamo eseguire
la macchina degli stati di potenza, basata sul software, con l'accelerazione
dell'hardware. E, naturalmente, possiamo simulare le modalità di potenza e le
architetture tra di loro, avvalendoci del debug interattivo per individuare ed
eliminare i bug. Alcune capacità aggiuntive che definiscono la verifica
comprendono la capacità di confrontare le visioni di simulazione e
implementazione del SoC power-aware e di analizzarne la potenza dinamica. In
ciascun motore possiamo raccogliere e misurare la metrica rispetto al piano di
verifica generato dal power intent per migliorare la qualità del SoC
power-aware.

Migliorare la produttività nella simulazione

Nell'ambito di una metodologia di verifica, guidata dalla
metrica power-aware, gli ingegneri hanno ancora bisogno di eseguire il debug
efficiente dei test falliti. Il power intent può corrispondere a migliaia di
righe di testo, magari distribuite tra file multipli. Confrontare manualmente i
dati fino alla simulazione è abbastanza noioso, ma se l'ingegnere deve rieseguire
i test falliti al solo scopo di analizzare più dati per la post-elaborazione
può diventare un lungo processo iterativo. Una nuova versione del simulatore Cadence Incisive
Enterprise
(IES-XL 13.1) migliora la produttività del 30% rispetto alle
precedenti versioni. Questo miglioramento è dovuto, in parte, alla
visualizzazione di più power intent durante il debug interattivo. Gli aumenti
della produttività provengono anche dai miglioramenti della velocità di
elaborazione che consentono un'esecuzione più rapida durante queste sessioni di
debug per contribuire a completare la verifica in tempi più rapidi. Infine,
IES-XL supporta una nuova funzione Cpf (Common power format) ed è esteso a
supportare lo standard intent del formato di potenza (Unified Power Format -
UPF)
Ieee 1801. Ciò significa che le capacità a basso consumo di IES-XL e le
sue capacità di verifica associate sono ora disponibili per tutti gli ingegneri
del basso consumo.

Utilizzare la potenza saggiamente

Indipendentemente dal fatto che questo sia il primo
progetto power-aware o meno, adottare la verifica power-aware migliorerà la
qualità del SoC. Tutto parte da un piano di verifica che comprende tutte le
modalità e le architetture di potenza nella macchina degli stati di potenza. Da
questo punto implementate i motori secondo la complessità del vostro SoC. A
livello di simulazione incrementate la produttività di ciascun ingegnere applicando
il debug interattivo. Ma più di qualsiasi altra cosa, apprendete le tecniche di
verifica power-aware. Con esempi open source in ciascun formato, webinar e i
prossimi video di breve durata, Cadence sta offrendo a tutti gli ingegneri SoC
il potere di ridurre la potenza.

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